No.3:【深P阱1.2kV 4H SiC JBSFET（结势垒肖特基二极管集成MOSFET）的优化设计】论文学习

最新推荐文章于 2024-07-13 20:38:58 发布

Eren-Yu

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标题

An Optimal Design for 1.2kV 4H-SiC JBSFET (Junction Barrier Schottky Diode Integrated MOSFET) With Deep P-Well

作者

Dongyoung Kim , StudentMember,IEEE, Seung Yup Jang , Member,IEEE, Skylar DeBoer, StudentMember,IEEE, Adam J. Morgan , Member,IEEE, and Woongje Sung , Member,IEEE

期刊

IEEE ELECTRON DEVICE LETTERS(中科院分区2区)

阅读日期

2023.1.23

术语积累

BPDs：basal plane dislocations（底面混乱）

研究内容

在这个论文中，提出并演示了1.2 kV JBSFET的创新布局方法，以实现与纯MOSFET相同的单元间距。为了进一步最小化单元密度，实施高掺杂JFET注入。除了新颖的布局方法外，所提出的JBSFET还具有以下特点：1）JFET区域中的掺杂增强，2）因此JFET/肖特基区域的宽度非常窄，以及3）通过沟道注入实现1.8μm深的P阱和CSL（电流扩展层）。论文讨论了1.2kV 4H SiC JBSFET和MOSFET的器件设计、布局方法、制造以及静态和短路特性。

文章创新点

在之前的方法中，由于包括肖特基区和P+栅极（P+源极），条形图案JBSFET的单元间距比具有5.6μm单元间距的独立MOSFET的单元间距大5μm，这导致单元间距增加了89%。为了减小单元间距，提出将肖特基区域放置在正交方向。使用与条形图案JBSFET相同的设计规则，正交JBSFET实现了2μm的单元间距减小，这使得其单元间距仍然比MOSFET大53%。为了进一步减小JBSFET的单元间距，提出了一种创新的布局方法，如图1（a）和（b）所示。
在这里插入图片描述
图1（c）和（d）显示了纯MOSFET的截面图和布局示意图。

在所提出的JBSFET设计中，在水平方向上移除P+源植入物可以显著减小单元间距（图1（a）和（B）中的B-B’切口）。此外，JFET区和肖特基区的宽度通过提高JFET掺杂浓度（N_JFET）而减小。为了抑制由于JBSFET中肖特基势垒降低而导致的漏电流，采用了更深的P阱结构。利用具有低注入能量（350keV）的倾斜角度为4度的铝沟道注入，制作了1.8μm深的P阱结。

研究方法

通过仿真提出的模型与传统的模型在电学特性上进行对比。首先，对比了横截面和布局方法。然后，对比了输出特性。之后，对比了第三象限的I-V特性和正向阻断特性。而后，对比具有常规（浅）P井和深P井的模拟1.2 kV JBSFET的截面图。模拟1.2 kV JBSFET与常规（浅）P阱和深P阱的肖特基接触上的电场。最后，观察制作的JBSFET的短路波形。得出结论。

得出结论

JBSFET和MOSFET之间相同的单元间距和相同的导通电阻表明，与单独MOSFET和JBS二极管芯片的外部连接相比，1.2kV SiC JBSFET可以提供2倍的整体芯片尺寸。JBSFET由于使用Ti肖特基接触实现了约0.9V的拐点电压而提供了显著低的电压降。应当注意，肖特基区的增加可以在第三象限行为下允许更多的肖特基电流，而对第一象限特性的影响最小。所提出的深沟道注入P阱最小化肖特基接触处的电场并抑制漏电流。当使用深P阱结构时，肖特基接触中间的最大电场急剧减小。与具有浅P阱的传统MOSFET相比，所提出的具有深P阱结构的JBSFET提供了更好的SC特性。此外，先进的栅极控制电路可以检测SC状态，并在3.0μs的极短时间内安全关闭4H-SiC MOSFET。因此，所提出的JBSFET可以用作一种有前途的功率半导体器件。