状态机在VHDL中的实现

最新推荐文章于 2024-09-09 10:00:14 发布

傻童:CPU

最新推荐文章于 2024-09-09 10:00:14 发布

阅读量1.9k

点赞数

分类专栏： VHDL 文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_45159887/article/details/122270395

版权

VHDL 专栏收录该内容

34 篇文章 10 订阅 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

本文介绍了VHDL中状态机的实现，包括Moore状态机和Mealy状态机的描述，并重点讲解了状态机的容错设计，如处理未定义状态的ERROR状态以及如何避免引入寄存器。

摘要由CSDN通过智能技术生成

状态机在VHDL中的实现

1、Moore状态机的VHDL描述
输出仅取决于所处的状态
在这里插入图片描述

LIBRARY IEEE;    --库、程序包的说明调用
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY Moore IS 
PORT
(
	RESET,CLOCK,DIN : IN STD_LOGIC;
	DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END;

ARCHITECTURE Mooremachine OF Moore IS 
TYPE State_type IS (S0,S1,S2,S3);--定义State_type为枚举型数据类型
SIGNAL State : State_type;
BEGIN
Change_State : PROCESS(RESET,CLOCK)  --时序逻辑进程
BEGIN
	IF RESET = '1' EHRN
		State <= S0;
	ELSEIF RISING_EDGE(CLOCK)THEN
		CASE State IS 
			WHEN S0 => IF DIN='1' THEN State<=S1;END IF;
			WHEN S1 => IF DIN='1' THEN S

了解本专栏