Zynq Ultrascale+ MPSOC XCZU3EG-SFVC784-2-I ：基础操作1.使用JTAG调试LED程序

最新推荐文章于 2025-03-22 19:28:29 发布

LitDynamic

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分类专栏： Zynq Ultrascale+ MPSOC 文章标签： fpga开发

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1.新建工程
打开VIVADO2021.2，创建目录，不能使用英文目录，这是一个良好习惯，我这里使用的版本是2021.2。在这里插入图片描述 2.选择芯片列表，我这里使用的是XCZU3EG-SFVC784-2-I，所以选择如下，如果自己的Vivado没有自己的型号，可以在安装软件时记得勾选芯片包。这里需要注意下自己的芯片速度等级，型号，以及芯片封装，切记不能选错。
在这里插入图片描述创建完后，这里有个创建工程的总结，在这里我们可以检查一遍，没有错再继续下一步。
3.创建相应Vrilog文件和XDC约束
创建XDC约束
创建Verilog文件

两者打开的界面都是一样的。对应着把文件名改改就好
在这里插入图片描述
4.做完上面步骤后，我们开始撸代码。由于我这里是提前写好和仿真好，写代码步骤和仿真步骤就不放上来了。

`timescale 1ns / 1ps

module run_led#
(
parameter TSET = 32'd49_999_999
)
(
 input diff_clock_clk_p,
 input diff_clock_clk_n,
 input RSTn_i,
 output reg [1:0]LED_o
);

wire CLK_i;
reg [31:0]tcnt;

//对差分时钟采用 IBUFGDS IP 核去转换
IBUFGDS CLK_U(
.I(diff_clock_clk_p),
.IB(diff_clock_clk_n),
.O(CLK_i)
);

always @(posedge CLK_i)begin
    if(!RSTn_i)
        tcnt <= 32'd0;
    else if(tcnt < TSET) 
        tcnt <= tcnt + 1'b1;
    else 
        tcnt <= 32'd0;
end

wire led_en = (tcnt == TSET); 

always @(posedge CLK_i)
 if(!RSTn_i)begin
     LED_o <= 2'b1;
 end
 else if(led_en)begin
        if(LED_o == 2'b10)
          LED_o <= 2'b1;
        else LED_o <= LED_o << 1;
 end
 
endmodule

5.接下来是写TEST BENCH文件，我这里忽略了。接下去走下面的步骤
6.综合，执行，产生Bit文件三步走
在这里插入图片描述综合时，界面如下：这里会卡卡的，电脑风扇会呼呼的转。
综合完后，我们开始点击执行，界面和综合时差不多，耗一点时间。
综合完后，产生用于下载调试的比特流，在这里，要把MPSOC的启动方式改为000，即是JTAG模式。先连接好JTAG，注意这很重要，不然板子很容易烧，然后再连接电源，开启开关。