【Verilog】组合逻辑（补码转换和七段译码逻辑设计）

给定一个数，求其补码

module comp_conv(a,a_comp);
input[7:0]      a;
output[7:0]     a_comp;

wire[6:0]       b;
wire[7:0]       y;//负数的补码

assign           b = ~a[6:0];
assign           y[6:0] = b+1;
assign           y[7] = a[7];

assign     a_comp = 
           a[7] == 1 ? y:a; 

endmodule

module test(
    );
reg[7:0]    a_in;
wire[7:0]   y_out;       //  查看的话，定义成wire型
comp_conv   f(.a(a_in),.a_comp(y_out));
initial begin
        a_in <= 0;
        #3000 $stop;
end
always #10 a_in <= a_in + 1;
endmodule

always #10 a_in <= a_in + 1;一定要注意加粗部分，否则电脑直接运行黑屏。




上面功能模块可以使用拼接的方法

module comp_conv(a,a_comp);
input[7:0]      a;
output[7:0]     a_comp;


wire[7:0]       y;//负数的补码

assign          y = {a[7],~a[6:0]+1};//利用拼接方法

assign     a_comp = 
           a[7] == 1 ? y:a; 

endmodule

七段数码管译码器

module seg_dec(num,a_g);
input[3:0] num;
output     a_g;
reg[6:0]   a_g;
always @(num)begin
    case(num)
        4'd0:begin a_g <= 7'b111_1110;end
        4'd1:begin a_g <= 7'b011_0000;end
        4'd2:begin a_g <= 7'b110_1101;end
        4'd3:begin a_g <= 7'b111_1001;end
        4'd4:begin a_g <= 7'b011_0011;end
        4'd5:begin a_g <= 7'b101_1011;end
        4'd6:begin a_g <= 7'b101_1111;end
        4'd7:begin a_g <= 7'b111_0000;end
        4'd8:begin a_g <= 7'b111_1111;end
        4'd9:begin a_g <= 7'b111_0011;end
        default:   a_g <= 7'b000_0001;
    endcase
end

endmodule

编码器及七段译码器设计及仿真

练习题

Verilog编程练习之hdlbit

问题集
答案

HDLBits系列汇总（Verilog专题）