vivado生成网表文件edf

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于 2022-11-21 17:11:40 首次发布
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1.将目标模块设为顶层文件

2.进行综合

3.Open Synthesized Design

4.在TCL Console输入命令

write_verilog -mode synth_stub D:/<design_name>.v

 write_edif -security_mode all D:/<design_name>.edf

 

5.生成的.v和.edf就可以替换之前的 模块及其子模块啦


 

详细操作可以参考以下文章

【划水】Vivado生成网表文件是怎么回事呢？ - 知乎 (zhihu.com)

经验： 网上说在综合设置那儿More Options选项设置为-mode out_of_context。我这样试了两次，把生成的edf文件加入工程之后，综合是通过了，但是Implementation失败了。我就把这个选项删了，然后就通过了。

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