Xilinx DDR3 MIG IP核设计--汇总导航

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🚨前言

        本文是《Xilinx DDR3 MIG IP核设计》系列文章的汇总篇。

        该系列介绍了Xilinx 控制DDR3的IP核----MIG IP核的基本构成和使用方法，在MIG 接口的基础上在外部封装了FIFO，使得操作时序更加简单，并用此方法实现了几个练手的小项目。

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📖Part1 Native接口

        MIG IP核对外提供了两类接口：Native接口和AXI4接口，把我们从DDR3芯片自身复杂的接口和时序中解放了出来。

        Native接口比较简单，而且效率很高，但是不如AXI4接口通用性强。

⚡第1篇：Xilinx DDR3 MIG IP核设计（1）--MIG IP核是什么？如何配置MIG IP核？（Native接口）

        简介：MIG IP核是xilinx针对DDR3、DDR4开发的IP核，有了这个IP核，我们只需要利用其对外接口即可实现对DDR3的读写控制，而不需要了解DDR3芯片的复杂接口。

⚡第2篇：Xilinx DDR3 MIG IP核设计（2）--IP核的这几个时钟到底如何设计？

        简介：MIG IP核配置怎么这么多时钟？这几个时钟到底如何设计？

⚡第3篇：Xilinx DDR3 MIG IP核设计（3）--MIG IP核例程与读写测试（Native接口）

        简介：官方例程是我们了解一个IP的最好资料，在此基础上可以学着自己写一个读写测试模块。

⚡第4篇：Xilinx DDR3 MIG IP核设计（4）--把MIG IP核的Native接口打包成FIFO（上）

        简介：尽管DDR3提供的Native接口已经相当简单，但还是可以更简单一点----把接口封装成一个FIFO（上）。

⚡第5篇：Xilinx DDR3 MIG IP核设计（5）--把MIG IP核的Native接口打包成FIFO（下）

        简介：尽管DDR3提供的Native接口已经相当简单，但还是可以更简单一点----把接口封装成一个FIFO（下）。

⚡第6篇：Xilinx DDR3 MIG IP核设计（n）--基于DDR3缓存的串口传图综合实战（UART + DDR3 + HDMI）

        简介：用串口发送数据+ DDR3缓存数据 + HDMI显示数据来实现一个简单的实战项目。

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📖Part2 AXI4接口

        AXI4接口，现在xilinx主推的通用性接口，最大的优点就是通用性高，基本所有主流IP都可以适配这个接口。等于一次学会，后续受益多年。

⚡第n篇：Xilinx DDR3 MIG IP核设计（n）----MIG IP核的介绍及配置（AXI4接口）

⚡第n篇：Xilinx DDR3 MIG IP核设计（n）----MIG IP核的官方例程与读写测试模块（AXI4接口）

⚡第n篇：Xilinx DDR3 MIG IP核设计（n）----把MIG IP核封装成一个FIFO（上）（AXI4接口）

⚡第n篇：Xilinx DDR3 MIG IP核设计（n）----把MIG IP核封装成一个FIFO（下）（AXI4接口）

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 💎最后

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