6路抢答器带倒计时计分功能设计VHDL代码Quartus仿真

名称:6路抢答器带倒计时计分功能设计VHDL代码Quartus仿真(文末获取)

软件:Quartus

语言:VHDL

代码功能:

6路抢答器带倒计时计分功能

1、设计抢答器组数最多为6组,每组的序号分别为1,2,3, 4,5, 6,启动后方可抢答,按键后组号在LED显示器上显示,同时封锁其他组的按键信号。

2、设置抢答开启控制键,数字抢答器定时为20秒,通过按键启动抢答器后要求20秒倒计时器开始工作。

3、抢答者在20秒内进行抢答,则有效;若在20秒定时到达时,仍无抢答者则定时器自动清零。

4、具有计分功能, 每组每答对一-题计 10分。

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

整体仿真图

上图为端口信号定义

上图中,复位后,按下主持人控制按键,此时开始抢答,同时开始计时,图中,2号先抢答,led2变为高电平。数码管显示2号,且2号答对(write_kety高电平)。后半段仿真了超时抢答的情况,20秒内没有抢答,后续在抢答也无效。

抢答控制模块

上图为端口信号定义

上图中,复位后,按下主持人控制按键,此时开始抢答,同时开始计时,图中,2号先抢答,led2变为高电平。抢答号为2。后半段仿真了超时抢答的情况,20秒内没有抢答,后续再抢答也无效。

分数控制模块

上图为端口信号定义

上图中,仿真了分数控制模块,write_kety高电平表示答对。当答对时,按下加分按键才能加10分,否则不能加分

数码管显示模块

上图为端口信号定义

上图中,仿真了显示模块,先后显示了抢答号2和6。显示2时,同时显示了分数为20.

显示6时,同时显示了分数为10.

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--抢答控制模块
ENTITY qiandda_ctrl IS
   PORT (
      clk        : IN STD_LOGIC;
reset_n        : IN STD_LOGIC;
      start_p   : IN STD_LOGIC;--主持人按键
      key_1      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
      key_2      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
      key_3      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
      key_4      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
      key_5      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
      key_6      : IN STD_LOGIC;--抢答按键,所有key都是高电平有效
   qiangda         : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--正常抢答
      led_1      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_2      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_3      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_4      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_5      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_6      : OUT STD_LOGIC --抢答指示led灯,高亮
   );
END qiandda_ctrl;
ARCHITECTURE RTL OF qiandda_ctrl IS
   TYPE State_type IS (idle, start, qiangda_1, qiangda_2,qiangda_3,qiangda_4,qiangda_5,qiangda_6, s_timeout);  -- 定义状态
   SIGNAL current_state : State_Type;    -- 创建信号  
SIGNAL qiangda_temp        : STD_LOGIC_VECTOR(3 DOWNTO 0);   
SIGNAL time_cnt        : STD_LOGIC_VECTOR(7 DOWNTO 0);  --20秒计数
BEGIN
   --状态机--
   PROCESS (clk,reset_n)
   BEGIN
 IF (reset_n = '0') THEN--复位
        current_state <= idle;--开始抢答
    ELSIF (clk'EVENT AND clk = '1') THEN
         CASE current_state IS
            WHEN idle =>--未开始抢答状态
               IF (start_p = '1') THEN--主持人按键
                  current_state <= start;--开始抢答
               ELSE
                  current_state <= idle;
               END IF;
            WHEN start =>--开始抢答状态
               IF (key_1 = '1') THEN
                  current_state <= qiangda_1;--1号抢答
               ELSIF (key_2 = '1') THEN
                  current_state <= qiangda_2;--2号抢答
               ELSIF (key_3 = '1') THEN
                  current_state <= qiangda_3;--3号抢答
               ELSIF (key_4 = '1') THEN
                  current_state <= qiangda_4;--4号抢答
               ELSIF (key_5 = '1') THEN
                  current_state <= qiangda_5;--5号抢答
               ELSIF (key_6 = '1') THEN
                  current_state <= qiangda_6;--6号抢答
               ELSIF (time_cnt = "00000000") THEN--20秒
                  current_state <= s_timeout;--超时
               ELSE
                  current_state <= start;
               END IF;
            WHEN qiangda_1 =>
               current_state <= qiangda_1;--1号抢答
            WHEN qiangda_2 =>
               current_state <= qiangda_2;--2号抢答
            WHEN qiangda_3 =>
               current_state <= qiangda_3;--3号抢答
            WHEN qiangda_4 =>
               current_state <= qiangda_4;--4号抢答
            WHEN qiangda_5 =>
               current_state <= qiangda_5;--5号抢答
            WHEN qiangda_6 =>
               current_state <= qiangda_6;--6号抢答
WHEN s_timeout =>
current_state <= idle ;
            WHEN OTHERS =>
               current_state <= idle;
         END CASE;
      END IF;
   END PROCESS;
源代码

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以下是一个基于VHDL语言实现六抢答器代码示例: ```vhdl -- 六抢答器的计数器模块 library ieee; use ieee.std_logic_1164.all; entity counter is port ( clk : in std_logic; reset : in std_logic; count : out integer range 0 to 63 ); end counter; architecture rtl of counter is signal cnt : integer range 0 to 63 := 0; begin process (clk, reset) begin if reset = '1' then -- 复位信号 cnt <= 0; elsif rising_edge(clk) then -- 时钟信号 if cnt = 63 then -- 计数器达到最大值 cnt <= 0; else cnt <= cnt + 1; end if; end if; end process; count <= cnt; -- 输出计数器的值 end rtl; -- 六抢答器的主模块 library ieee; use ieee.std_logic_1164.all; entity sixway_arbiter is port ( input1 : in std_logic; input2 : in std_logic; input3 : in std_logic; input4 : in std_logic; input5 : in std_logic; input6 : in std_logic; output : out integer range 1 to 6 ); end sixway_arbiter; architecture rtl of sixway_arbiter is signal cnt1 : integer range 0 to 63 := 0; signal cnt2 : integer range 0 to 63 := 0; signal cnt3 : integer range 0 to 63 := 0; signal cnt4 : integer range 0 to 63 := 0; signal cnt5 : integer range 0 to 63 := 0; signal cnt6 : integer range 0 to 63 := 0; signal min_count : integer range 0 to 63 := 0; begin -- 连接计数器模块 counter1 : entity work.counter port map (clk => clk, reset => reset, count => cnt1); counter2 : entity work.counter port map (clk => clk, reset => reset, count => cnt2); counter3 : entity work.counter port map (clk => clk, reset => reset, count => cnt3); counter4 : entity work.counter port map (clk => clk, reset => reset, count => cnt4); counter5 : entity work.counter port map (clk => clk, reset => reset, count => cnt5); counter6 : entity work.counter port map (clk => clk, reset => reset, count => cnt6); process (cnt1, cnt2, cnt3, cnt4, cnt5, cnt6) begin min_count <= cnt1; if cnt2 < min_count then min_count <= cnt2; end if; if cnt3 < min_count then min_count <= cnt3; end if; if cnt4 < min_count then min_count <= cnt4; end if; if cnt5 < min_count then min_count <= cnt5; end if; if cnt6 < min_count then min_count <= cnt6; end if; end process; process (min_count) begin if min_count = cnt1 then output <= 1; elsif min_count = cnt2 then output <= 2; elsif min_count = cnt3 then output <= 3; elsif min_count = cnt4 then output <= 4; elsif min_count = cnt5 then output <= 5; elsif min_count = cnt6 then output <= 6; end if; end process; end rtl; ``` 在这个代码示例中,首先定义了一个计数器模块,用于计算每个输入信号的响应时间。然后,定义了一个主模块,用于控制六个输入信号和一个输出信号。在主模块中,使用了六个计数器实例来计算每个输入信号的响应时间,并使用一个比较器来确定哪个信号先到达。最后,将最先到达的信号编号写入输出信号。
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