Verilog所写的工程是由一个一个的模块连接起来的,每个文件代表一个模块,模块的名字和文件名要保持一致,一个模块的基本声明方法为:
//FileName:main_module
module main_module(
CLK, RSTn, IO_In, IO_Out
);
input CLK;
input RSTn;
input IO_In;
output IO_Out;
endmodule
对于顶层文件,所有声明的input、output变量都可分配引脚。所谓的input和output是相对于自己来说的,如果要利用此变量读入内容,则声明为input,要利用此变量输出内容,则声明为output。
为了捕获顶层文件的CLK,RSTn,IO_In,同时处理后输出IO_Out,需要另外建立一个模块(文件),如下:
//File_Name:io_changer
module io_changer(
myCLK, myRSTn, myIO_In, myIO_Out;
);
input myCLK;
input myRSTn;
input myIO_In;
output myIO_Out;
endmodule
要连接这两个模块,也就是顶层main_module连接到io_changer,则需要在顶层文件内做如下声明:
wire Out_Receiver;
io_changer U1(
.myCLK( CLK ),
.myRSTn( RSTn ),
.myIO_In( IO_In ),
.myIO_Out(