数字集成电路设计（四、Verilog HDL数字逻辑设计方法）（三）

最新推荐文章于 2024-08-22 12:35:25 发布
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分类专栏： Verilog HDL数字集成电路设计 文章标签： fpga开发
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本文详细介绍了Verilog HDL在数字逻辑设计中用于实现有限同步状态机的方法，包括Mealy型和Moore型状态机的区别，以及状态机的编码方式如二进制编码、格雷编码和一位独热编码的优缺点。此外，文章还讨论了有限状态机的写法，如两段式和三段式，并通过设计顺序脉冲发生器和自动售报机的实例来加深理解。
摘要由CSDN通过智能技术生成

文章目录

4. 有限同步状态机

  • ！！产生：硬件描述语言对时序电路的设计方式。这种描述方式和真值表都差不多，都表征了对于一个数字电路通用的设计方式

  • ！！！！功能很强大，但是并不代表在硬件描述语言中提倡这种方式，当电路设计到一定阶段时，我们更希望用基础的设计语言去做电路

  • 有限状态机是借助于综合工具实现电路的一种方式，如果对于状态转移图或者Verilog描述过程中如果产生错误或者不确定的理解，这时候设计就会产生很大问题
    在这里插入图片描述

  • 同其它时序电路一样，有限状态机也是由两部分组成：存储电路和组合逻辑电路。存储电路用来生成状态机的状态，组合逻辑电路用来提供输出以及状态机跳转的条件

  • 从中间画一条线把它分为上下两部分，称为二部图。二部图对于数字电路来讲是一个非常重要的概念，实际上联系了两部分不同性质的电路之间的关系。从图论的角度来讲，如果有一个edge能把上下两部分分开，这两部分就是独立的

  • 有限状态机分为两种类型：Mealy型和Moore型
    在这里插入图片描述

  • 最大的区别：Mealy 型状态机的输出与当前状态和输入有关系，Moore 型状态机的输出仅依赖于当前状态而与输入无关

  • ！！！！对于Mealy电路，影响组合电路延迟的是由组合逻辑和输入信号的延迟决定的， 而对于Moore电路，输出逻辑只由输出组合逻辑决定。所以。Moore型的状态机要比Mealy型的状态机要快，因为它的输出延迟只由一部分输出逻辑决定，而Mealy型的延迟由输入信号决定，当输入信号延迟非常大时，输出结果将会是不对的，也就输输出频率会降下来

  • ！！！！所以，在很长一段时间内ÿ

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