基本时序理论

  时序分析是建立在时序约束的基础之上的，因此，合理的时序约束对时序分析起着关键性作用。时序约束的对象是时序路径，典型的时序路径有4类，如图6.1所示。这4类路径可分为片间路径（标记1和标记3）和片内路径（标记2和标记4）。

在约束这些路径时，需明确路径的起点和终点，在图6.1中已有所显示。

在这4类路径中，最为核心的标记是2的同步时序路径。这类路径起点模块和终点模块均为同一时钟驱动的时序逻辑（通常为寄存器，寄存器可以是SLICE中的，也可以是BRAM活DSP48内部的）。事实上，如果把PCB看作一个大的系统，标记1、2/3所示路径可归结为一个统一模型：触发器+组合逻辑+触发器，如图6.2所示。

从图6.2中也可以看到，一个完整的时序路径由源是种路径、数据路径和目的时钟路径3部分构成。约束的目的则是为了验证式（6.1）是否成立，从这个角度而言，静态时序分析是设计验证的另一种手段。

式中，Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级寄存器之间的布线延迟；Tsu为收端寄存器建立时间；Tskew为两级寄存器的时钟歪斜，其值等于时钟同一边沿到达两个寄存器时钟端口的时间差；Tclk为系统所能达到的最小时钟周期。在FPGA中，对于同步设计Tskew可忽略（认为其值为0）。由Tco和Tsu取决于芯片工艺，因此，一旦芯片型号选定就只能通过Tlogic和Trouting来改善Tclk。其中，Tlogic和代码风格有很大关系，Trouting和布局布线的策略有很大关系。借助式（6.1）也可理解时序收敛的目的，即通过各种方法改善Tlogic和Trouting，使系统在期望的Tclk下运行。