一个典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分构成,从而形成源时钟路径、数据路径、和目的时钟路径3部分路径,这3部分路径共同构成一个完整的时序路径。每条路径的起点和与终点如表所示,需要注意的是数据路径的起点是发起寄存器的时钟端口而不是其输出数据端口Q。
图1 时序模型
表1 路径的起点与终点
摘自《Vivado从此开始》高亚军
一个典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分构成,从而形成源时钟路径、数据路径、和目的时钟路径3部分路径,这3部分路径共同构成一个完整的时序路径。每条路径的起点和与终点如表所示,需要注意的是数据路径的起点是发起寄存器的时钟端口而不是其输出数据端口Q。
图1 时序模型
表1 路径的起点与终点
摘自《Vivado从此开始》高亚军