FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

系列文章目录

一、FPGA学习笔记（一）入门背景、软件及时钟约束

二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

三、FPGA学习笔记（三） 流水灯入门FPGA设计流程

四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写

五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真

六、FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真

七、FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

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语法篇系列目录

FPGA学习笔记（二）Verilog语法初步学习( 语法篇1)

FPGA数字电子技术复习笔记（一）verilog语法规则补充（语法篇2）

FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

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重要声明

作为HDL语言，有两种基本的用途：系统仿真和设计实现。所有的HDL描述都可用于仿真，但并非所有的HDL描述都可综合。

参考：FPGA学习笔记—Verilog HDL 可综合语句和不可综合语句汇总

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任务与函数

任务更像替代一块verilog代码，其中可以包括延时、时序、事件等语法结构，并且可以具有多个输出变量。
函数更像c语言中有返回值的函数类型，只有一个输出。

任务

任务的基本概况

语法图看不懂，先记下。

例子：ANSI C风格（c语言的函数风格）

// 定义任务
task bitwise_oper (output [15:0] ab_and,ab_or,ab_xor,input [15:0] a,b);
begin
  #delay ab_and = a & b;
  ab_or = a \ b;
  ab_xor = a ^b;
end
endtask

普通写法：

//定义bitwise_oper任务
task bitwise_oper;
output [15:0] ab_and,ab_or,ab_xor; //任务的输出变量
input [15:0] a, b; //输入到任务中的变量
begin
      #delay ab_and = a & b;
      ab_or = a | b;
      ab_xor = a ^ b;
end
endtask

调用：

reg [15:0]A,B;
reg [15:0]AB_AND,AB_OR,AB_XOR;

//变量的指定必须按照任务定义时的声明次序
bitwise_oper(AB_AND,AB_OR,AB_XOR,A,B);

自动（可重入）任务

任务在本质上是静态的，任务中的所有声明项的地址空间是静态分配的，同时并发执行的多个任务共享这些存储区。
如果这个任务在模块中的两个地方被同时调用，则这两个任务调用将对同一块地址空间进行操作。

Verilog通过在task关键字前面添加automatic关键字，使任务中声明的所有模块项的存储空间都是动态分配的，每次调用都对各自独立的地址空间进行操作。所以，最好使用自动任务。
例子：

函数

函数概述

当函数声明的时候，在Verilog 的内部隐含地声明了一个名为function_identifier(函数标识符）的寄存器类型变量，函数的输出结果将通过这个寄存器类型变量被传递回来，所以不需要自己定义输出变量了。

函数的调用通过指明函数名和输人变量来进行。选项range_or_type(类型或范围）说明了内部寄存器的位宽。如果没有指定返回值的类型或位宽，则默认位宽为1。

举例：

reg [31:0] addr;
reg parity;
parity = calc_parity(addr); 

//定义偶校验位计算函数
function calc_parity;
input [31:0] address;
begin
//适当地设置输出值，使用隐含的内部寄存器calc_parity 
calc_parity = ^address; //返回所有地址位的异或值
end
endfunction

ANSIC的定义风格：

//定义偶校验位计算函数，该函数采用ANSI风格的变量声明
function calc_parity (input [31:0]address) ;
begin
//适当地设置输出值，使用隐含的内部寄存器calc_parity
calc_parity = ^address; //返回所有地址位的异或值
end
endfunction

自动（递归）函数

若某函数在两个不同的地方被同时并发调用，由于这两个调用同时对同一块地址空间进行操作，那么计算结果将是不确定的。
若在函数声明时使用了关键字 automatic，那么该函数将成为自动的或可递归的，即仿真器为每一次函数调用动态地分配新的地址空间，每个函数调用对各自的地址空间进行操作。同自动任务。

//定义自动（递归）函数
function automatic integer factorial;
input [31:0] oper;
integer i;
begin
if (operand >= 2)
  factorial = factorial (oper -1) *oper; //递归调用
else
  factorial = l ;
end
endfunction

常量函数

之后再加深学习

//定义一个RAM类型
module ram (...) ;
parameter RAM_DEPTH = 256;
input [clogb2(RAM_DEPTH)-1:0] addr_bus; //通过调用下面定义的函数得到clogb2=8
//相当于input [7: 0]addr_bus;
....
//常量函数
function integer clogb2 ( input integer depth) ;
begin
for (clogb2=0 ; depth >0; clogb2=clogb2+1)
      depth = depth >> 1;
end
endfunction
...
endmodule

带符号函数

之后再加深学习

module top;
...
//带符号的函数声明
//返回一个64位带符号数
function signed [63:0] compute_signed(input [63:0] vector) ;
...
...
endfunction
...
//从上层模块调用带符号函数
if (compute_signed(vector) < -3)
begin
...
end
...
endmodule

条件编译

很想c语言

`ifdef 宏名(标识符)
	程序段1
`elsif 宏名(标识符)
	程序段2
`else
	程序段3
`endif

‘ifndef语句，与’ifdef功能相反，即当宏名没被定义过，就编译程序段1。

如何定义：

`define 宏名 

注意：` ifdef 语句中不允许使用布尔表带式，例如使用 A&& B来表示编译条件是不允许的。

同时可以把这些宏名另外写到txt里面：

`include "xxx.txt"

然后在xxx.txt中写入`define xxxxxxx，该头文件存放位置只要在工程文件中任何位置就行，不能放到工程文件之外。