使用ISE 自带的仿真软件 或者modelsim 仿真软件 (测试文件右击---design properties--可以选择你想用的仿真工具),都会存在以下问题:
1、生成 .XCO文件之后,直接生成该IP文件的测试文件,可以仿真成功。(这里显示,端口的名字都是大写)
2、生成 .XCO文件之后,再新建一个原理图文件(做为顶层文件),将这个.XCO文件拖到原理图文件中(在symbols 下,选择该工程,就会显示.XCO的原理图文件,此时发现,所有的端口名字都是小写)。语法检查没有出错,开始仿真的时候,总是提示以下错误:
ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 32: Module <pllip> does not have a port named <clk_in1>.
ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 33: Module <pllip> does not have a port named <reset>.
ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 34: Module <pllip> does not have a port named <clk_out1>.
注: