SerDes interface参考设计_设计功能模块（6）

最新推荐文章于 2023-12-29 09:37:37 发布
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分类专栏： SerDes 文章标签： serdes CDR 8B10B编码 京微雅格国产FPGA fpga 国产FPGA
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本文详细介绍了SerDes接口的设计，主要包括发送模块和接收模块。发送模块由9位输入寄存器、8b/10b编码器和并串转换组成，而接收模块则包括输出寄存器、8b/10b解码器、comma检测器、串并转换及CDR。在发送模块中，数据经过编码和并串转换后发送；接收模块则通过CDR恢复时钟并解码数据。
摘要由CSDN通过智能技术生成

6   设计功能模块

          

设计的结构如上图所示，包括发送模块与接收模块，发送模块包括9位输入寄存器、8b/10b编码器、并串转换。接收模块包括：输出寄存器、8b/10b解码器、comma检测器、串并转换模块、CDR。

    在实际的程序设计中，其程序的结构如图所示：

                                                   

 

6.1   发送模块

                                            

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SerDes interface参考设计_设计简介（1）
yijingjijng的博客
08-27 5659
目前市场上可见的产品基本都是国外公司的产品。2008 年 9 月，德州仪器公司发布了一款可实现速度达 30Gbps 双向点对点数据传输速率的四通道 SerDes 芯片 TLK3134，该芯片集成时钟抖动清除器，支持每串行通道 600Mbps 至 3.75Gbps的宽泛数据带宽，可以灵活地配置为 XAUI 或 10G FC 收发器。而另一家为通信、工业和消费类等应用领域提供模拟接口器件的厂商Avag
SerDes interface参考设计_测试实验（7）
yijingjijng的博客
08-27 1824
7   测试实验 7.1   传输测试 测试1：系统时钟为？MHz，采用3.3VLCOMSIO进行数据传输，发送端发送8位的累加值，传输后经过在接受端对数据进行恢复并判断，测试平台为hr03的evb板，数据线为普通的杜邦线，线长约15cm。 系统时钟 测试时间 错误数据个数 20M 1h 0 80M
SerDes interface参考设计_程序优化（8）
yijingjijng的博客
08-27 2621
8    程序优化 在测试中，对timing的报告进行分析，发现制约传输速率的因素并非IO接口的速率，在LVDS接口中，IO可以跑到800Mhz，而是内部的逻辑时序跑不上去了，而制约速度的来源主要为两个地方，分别为接受部分的r_check模块、S2p_10bit模块。 在没有进行优化前，timing的报告如下： S2p_10bit模块：对时钟进行恢复，并将串行数据转换
SerDes interface参考设计_接口结构（3）
yijingjijng的博客
08-27 5109
3    接口结构图         一个典型的 8b/10b SerDes 结构如图所示，在发送端，它通常包括 8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，在接收端，包括 8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码，
SerDes interface参考设计_8b/10b编/解码设计（4）
yijingjijng的博客
08-27 5912
4    8b/10b编/解码设计 8b/10b编码的原理是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别成为一组4位的代码和一组6位的代码，从而组成一组10位的数据发送出去。相反，解码是将一组10位的输入数据经过变换得到8位数据位。数据值可以统一的表示为DX．Y或KX．Y，其中D表示为数据代码，K表示为特殊的命令代码。X表示输入的原始数据的低5位EDCBA，Y表示输入的
SerDes interface参考设计_CDR设计（5）
yijingjijng的博客
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SerDes interface参考设计_SERDES的简介（2）
yijingjijng的博客
08-27 7098
2   SERDES的简介 2.1   SERDES结构简介 SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容
SerDes interface参考设计_总结（9）
yijingjijng的博客
08-27 1685
现阶段的设计中，SERDES设计在M7的应用中应该可以满足270Mhz的SDI传输。SERDES的通信，现阶段的瓶颈主要来源FPGA内部的逻辑，其在CDR部分的逻辑时钟需要和采样时钟保持一致，这与7:1的LVDS相比，差距还还是挺大的，虽然8b/10b的SERDES在解串后部分的逻辑是采样时钟的十分之一，但是因为CDR部分的逻辑最终影响了采样的速率，对于此，也有一些方案是用通信时钟速率的一半的时钟
理解SerDes
10-28
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理解SerDes 之一
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12-29 5818
SerDes怎么可以没有传输时钟信号？什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？本篇从一个SerDes用户的角度来理解SerDes技术。
时钟和数据恢复(CDR)电路原理——基于PLL
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夏风喃喃的博客
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serdes基本概念扫盲
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09-22 1191
【serdes基本概念扫盲 - CSDN App】http://t.csdn.cn/IBOag。
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高速串行总线设计基础（五）揭秘SERDES高速面纱之多相数据提取电路与线路编码方案
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serdes 1_to_7_sdr
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SerDes 1_to_7_sdr是一种串行器/解串器（Serializer/Deserializer），其功能是将并行信号转换为串行信号，并通过传输介质进行传输，然后再将串行信号转换回并行信号。 "SerDes"是指串行器/解串器，它用于在不同的系统之间传输数据。1_to_7表示这个SerDes模块中，每次并行输入的位数为1，而串行输出的位数为7。sdr表示这是一种"单向"串行数据传输。 1_to_7_sdr模块的工作原理是将一个并行输入信号按顺序分割成7个串行输出位，并依次进行传输。在接收端，串行信号被接收，并按照相同的顺序重新组合成一个并行输出。这种模块广泛应用于各种通信系统中，例如高速串行总线、千兆以太网等，用于提高数据传输的速度和效率。 SerDes 1_to_7_sdr具有高速传输、低功耗和较小的物理尺寸等优势。它可以在不同的通信协议中使用，例如PCI Express、USB等。通过使用串行传输，可以减少通信线路的数量，从而减小系统的复杂度和成本。此外，它还具有自适应的功能，可以根据传输环境的变化自动调整传输速率和电压。 总之，SerDes 1_to_7_sdr是一种用于将并行信号转换为串行信号，并进行高速、低功耗的单向数据传输的模块。
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