【SystemVerilog】语法细节（不定期更新）

已于 2022-04-08 19:09:59 修改
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分类专栏： 数字IC验证 文章标签： 芯片 IC IC验证
于 2022-03-11 00:00:53 首次发布
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本文链接：https://blog.csdn.net/Dabie_haze/article/details/123414535
版权
本文详述了SystemVerilog中易忽视的语法细节，包括logic和reg类型的默认值为x，wire类型默认为z，以及if语句与逻辑运算符的正确使用，帮助初学者避免常见错误。
摘要由CSDN通过智能技术生成

写在前面：这篇文章用来记录SV的一些语法细节，对于初学者而言，有时候很多bug都是因为这样的小细节产生的。

  1. logic和reg类型的缺省值是x，不是0。 wire类型的缺省值是z
  2. if(value == 'd1||'d2 )并不是表示value等于1 或者value等于2，如果要表示后述情况，应该用if(value == 'd1 || value == 'd2)，或者if(value inside {'d1, 'd2})
  3. || 是逻辑或，|是按位或。&&和&同理
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