Verilog中用于时序验证的系统任务[setup][hold][skew][width][recovery][removal]【STA静态时序分析】

下列 时序检查语句 错误的是（）

A. $setup(posedge clk, data, tSU)

B. $hold(posedge clk, data, tHLD)

C. $setuphold(posedge clk, data, tSU, tHLD)

 

答案：A

 

解析：

在时序检查函数中，$setup 函数比较特殊，格式是：

$setup(data_event, reference_event, limit);

 

其他常见的检查是：

$......(reference_event, data_event, limit);

 

假设信号名称为 data，时钟 clk 的上升沿触发 posedge clk，要求 setup 满足 tSU，则

$setup(data, posedge clk, tSU);