Zynq笔记（一） —PL端（FPGA部分）的设计流程

Fighting_FPGA

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分类专栏： ZYNQ 文章标签： fpga开发 soc 嵌入式

于 2022-03-04 09:33:15 首次发布

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前言
一、PL部分
二、总结

前言

本次学习的最终目的是为了掌握Zynq Soc FPGA，Zynq Soc FPGA和我们之前介绍的intel Soc FPGA的基本架构是一样的，现网上关于Zynq Soc FPGA的资料较多，因此先掌握这一块，从而可以更好的理解intel Soc FPGA。
Zynq Soc FPGA 包含PS和PL两部分，其中PS部分是ARM部分，PL是FPGA的部分，这里同样对应着我们intel Soc FPGA 的HPS和FPGA部分。
根据之前quartus的FPGA学习经验，这里先掌握PL端的设计流程。于是就由之前的quartus开发FPGA，变成了用Vivado来开发。
之前一直用quartus，因此听到Vivado比较恐惧，但是出于资料的原因，不得不接触，但是接触后发现操作流程都是一样的，大概只是界面不同而已，另外Vivado的界面比较复杂，多操作几遍就可以啦。

一、PL部分

学习的目的：掌握如何用Vivado进行FPGA设计
设计内容：实现一个简单的二选一多路器

1、创建工程

Create Project—— 填项目名称（注意路径）—— 选择对应器件——finish
在这里插入图片描述

2、添加.V文件

左侧栏找到Add Sources——选择创建HDL文件—— Create File（给出名字）——finish
在这里插入图片描述

3、编写程序后分析综合（就是普通的verilog程序）

module mux2(
     input a,
     input b,
     input sel,
     output out
);
     assign out = (sel == 1 )? a:b;
endmodule

分析和综合
在这里插入图片描述
右上角等待分析综合成功

完成之后可显示报告进行查看

4、编写仿真文件并进行仿真（和上述方法一样，只是在添加文件的时候选择仿真文件即可）

在这里插入图片描述

timescale 1ns / 1ns

module mux2_tb( );
		reg a;
		reg b;
		reg sel;
		wire out;
mux2 mux2 (
	     .a(a),
	     .b(b),
	     .sel(sel),
	     .out(out)
);
initial begin
		a = 0;b = 0; sel = 0;
		#200;
		a = 0;b = 1; sel = 0;
		#200;
		a = 0;b = 1; sel = 1;
		#200;
		a = 1;b = 1; sel = 0;
		#200;
		$stop;
	end
endmodule