组合逻辑和时序逻辑学习笔记

最新推荐文章于 2022-04-27 11:47:19 发布
最新推荐文章于 2022-04-27 11:47:19 发布
阅读量3k 收藏 12
点赞数
分类专栏： Verilog/FPGA 实用总结区
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Reborn_Lee/article/details/82316814
版权

目录

数字逻辑电路的种类

组合逻辑

时序逻辑

同步有限状态机

数字逻辑电路的构成

组合逻辑构成

时序逻辑构成

组合逻辑举例

一、一个八位数据通路控制器

二、一个八位三态数据通路控制器

数字逻辑电路的种类

组合逻辑

输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据其变化而变化，但与电路目前所处的状态没有任何关系。

时序逻辑

输出不只是当前输入的逻辑电平的函数，还与电路目前所处的状态有关的逻辑电路。

同步有限状态机

同步有限状态机是同步时序逻辑的基础。所谓同步有限状态机是电路状态的变化只可能在在同一时钟跳变沿时发生的逻辑电路。但状态是否发生变化还要看输入条件，如输入条件满足，则进入下一状态，否则即使时钟不断跳变，电路系统仍停留在原来的状态。利用同步有限状态机可以设计出极其复杂灵活的数字逻辑电路系统，产生各种有严格时序和条件要求的控制信号波形，有序地控制计算逻辑中数据的流动。

数字逻辑电路的构成

组合逻辑构成

由与、或、非门组成的网络。常用的组合电路有：多路器、数据通路开关、加法器、乘法器….

时序逻辑构成

由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑是设计复杂的数字逻辑系统的核心。时序逻辑借助于状态寄存器记住它目前所处的状态。在不同的状态下，即使所有的输入都相同，其输出也不一定相同。

组合逻辑举例

一、一个八位数据通路控制器

二、一个八位三态数据通路控制器

它与组合逻辑举例之一的差别只在前者在开关断开时输出为零，而后者在开关断开时输出为高阻，即与总线脱离连接。

本文内容来自于：《从算法设计到硬件逻辑的实现》

基础知识，仅供学习交流使用！

下篇精彩博文：数据流动控制学习笔记

李锐博恩
关注
  • 0
    点赞
  • 踩
  • 12
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
【重拾FPGA】分开时序和组合逻辑，让写代码思路更清晰
要恰饭得嘛
05-14 1687
感谢锆石科技。 学了一下锆石科技的按键消抖，真的是突然豁然开朗，收益匪浅。锆石科技代码风格就是将时序逻辑和组合逻辑分开，用类似于状态机的方式赋值，这样真的，让我思路很清晰，逻辑条理也很好，不容易因为赋值问题出现bug。可能是我太菜了呜呜呜。 我就写一下这个计数20ms的按键消抖程序吧。 首先是变量定义，因为要分开时序和组合来写，因此要定义的变量有点多，且都是经过了一个D触发器的： inp...
组合逻辑电路 & 时序逻辑电路
桃子味的梨
09-22 1万+
组合逻辑电路 特点：是任意时刻的输出仅仅取决于当前时刻的输入，与电路之前的历史状态无关（即无记忆能力） 组合逻辑电路的设计通常包含以下几个步骤： 进行逻辑抽象。分析事件的因果关系，确定输入变量和输出变量，列出输入变量和输出变量的逻辑真值表。 写出逻辑函数。将真值表转换为对应的逻辑函数式，或者直接画出卡诺图，然后使用第三章中介绍的卡诺图将逻辑函数进行化简。 根据化简后的逻辑函数，画出逻辑电路图。 常见的组合逻辑电路：多路选择器、编码器、译码器、移位器、比较器、 多路选择器 最简单的多路选择器（Multi
FPGA中组合逻辑和时序逻辑的区别
07-13
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。 （
组合逻辑与时序逻辑
xiaolaoban0413的博客
04-02 6966
进来看吧，你一定能学会组合逻辑与时序逻辑
时序逻辑和组合逻辑
qq_44578883的博客
11-16 7340
一、组合逻辑与时序逻辑的对比 1、组合逻辑的输出状态与输入直接相关，时序逻辑还必须在时钟上升沿触发后输出新值。 2、组合逻辑容易出现竞争、冒险现象，时序逻辑一般不会。 3、组合逻辑的时序较难保证，时序逻辑更容易达到时序收敛，时序逻辑可控。 4、组合逻辑只适合简单的电路，时序的逻辑能够胜任大规模的逻辑电路。 补充：设输出为F，输入为A、B 或:F=A+B 与:F=AB 非:F=A’ 与非门逻辑表达式：Y=(A·B)’=A’+B’ 异或： 同或门逻辑表达式：（⊙为“同或”运算符） A⊙B=AB+A’B’
【SystemVerilog】路科验证V2学习笔记（全600页）
05-09
SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下： 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章
【SystemVerilog】路科验证V2学习笔记（全600页）.pdf
02-25
SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下： 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章 验证的计划 166 4.1 计划概述 166 4.2 计划的内容 173 4.3 计划的实现 185 4.4 计划的进程评估 194 第五章 验证的管理 277 6.1 验证的周期检查 277 6.2 管理三要素 291 6.3 验证的收敛 303 6.4 问题追踪 314 6.5 团队建设 321 6.6 验证的专业化 330 第六章 验证平台的结构 48 2.1 测试平台 49 2.2 硬件设计描述 55 MCDF接口描述 58 MCDF接口时序 62 MCDF寄存器描述 65 2.3 激励发生器 67 channel initiator 72 register initiator 73 2.4 监测器 74 2.5 比较器 81 2.6 验证结构 95 第七章 激励发生封装：类 209 5.1 概述 209 5.2 类的成员 233 5.3 类的继承 245 三种类型权限 protected/local/public 247 this super 253 成员覆盖 257 5.4 句柄的使用 263 5.5 包的使用 269 第八章 激励发生的随机化 340 7.1 随机约束和分布 340 权重分布 353 条件约束 355 7.2 约束块控制 358 7.3 随机函数 366 7.4 数组约束 373 7.5 随机控制 388 第九章 线程与通信 432 9.1 线程的使用 432 9.2 线程的控制 441 三个fork...join 443 等待衍生线程 451 停止线程disable 451 9.3 线程的通信 458 第十章 进程评估：覆盖率 495 10.1 覆盖率类型 495 10.2 功能覆盖策略 510 10.3 覆盖组 516 10.4 数据采样 524 10.5 覆盖选项 544 10.6 数据分析 550 第十一章 SV语言核心进阶 552 11.1 类型转换 552 11.2 虚方法 564 11.3 对象拷贝 575 11.4 回调函数 584 11.5 参数化的类 590 第十二章 UVM简介 392 8.2 UVM简介 414 8.3 UVM组件 420 8.4 UVM环境 425
逻辑学笔记全（浙江大学mooc慕课笔记整理：从命题到缪误）
m0_69784761的博客
04-27 3787
逻辑是思维的规律和规则，逻辑学是研究思维的规律和规则的一门学问或者是一门科学。 概念要明确，判断要恰当，推理要有效，论证要有力。 概念是思维最基本的单位，概念的组合构成了命题，命题的组合形成了推理，而推理在使用过程中达到了论证。 逻辑学是研究有效推理的学问。 你觉得人死后有灵魂吗？----二难推理 推理小说：场景性信息--关于帽子的信息--有一些共有信息 从已知到未知的过程，从前提到结论的思维过程。 推理类型： 1.从前提到结论 演绎推理：从一般到一般或从一般到个别。 归纳推理：从个别到
组合逻辑和时序逻辑有什么区别
热门推荐
笨蛋大乌龟的博客
03-17 4万+
根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑： 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）：always @（电平敏感信号列表） always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用i...
软件需求工程课程PPT以及个人学习笔记
12-08
软件工程的ppt以及个人笔记，在需求工程这门课上所需要学习的时序图、状态图、概念路基模型、物理逻辑模型都包含其中，ppt详细描述了课程的基本信息，看完ppt完全可以应付期末考试，轻松过期末
组合逻辑和时序逻辑描述.ppt
10-13
讲解Verilog组合逻辑和时序逻辑的一些列子，包阔译码器，锁存器，移位寄存器等一些常见的列子，最后给出了一个交通灯的例子
tulip-control:时序逻辑规划工具箱
04-30
郁金香 这是TuLiP（时间逻辑计划工具箱）的源存储库。 该项目的网站是 安装 在大多数情况下，满足以下条件： pip install . 也可以安装TuLiP： pip install tulip 这将安装最新版本以及必需的依赖项。 要了解安装了哪些依赖项（包括可选的依赖项），请调用： tulip.interfaces.print_env() 有关详细说明，包括有关依赖项和故障排除的说明，请参阅下一节将介绍如何构建文档。 在tests/下提供了一个测试套件。 请参阅下面的“测试”部分。 Pip也可以安装最新的开发快照： pip install https://github.com/tulip-control/tulip-control/archive/master.zip 开发中的代码可能不稳定，因此建议先尝试pip install tulip。 文献资料 代码外有两个主要的文
StaticTimingAnalyzer：用Python实现的逻辑电路静态时序分析器（2018）
02-18
静态时序分析器 用Python实现的逻辑电路静态时序分析器 :electric_plug: :high_voltage: （2018） 该分析器实现了几个部分，并输出HTML files 。 它在从Verilog ＆ C创建的自定义设计获得的门级网表上起作用。 使用SCL JSON file和包含Timing Constraints ， Net Capacitances和Clock Skews SCL JSON file作为输入，系统： 从GUI提取模块名称并在门级网表文件中找到它 搜索标准单元库（SCL）中的每个门 确定它是顺序的还是组合的 从净电容文件和SCL中找到其输出电容，并从SCL（假定第一个门具有最大输入摆率）中找到其输入摆率，以使用门的unate查找每个上升或下降的定时弧 将门添加为DAG中的节点，并将其延迟存储为所有定时弧（AY，BY，CY或CLK-Q）的最大延迟 如果逻辑是组合的，则： 将门控延迟添加到当前路径的Tp
javasnmp源码-network:软考中级网络工程师-学习笔记
06-04
功能：在运算器的控制下完成各种算术运算，逻辑运算和其他运算。 运算器包括：算术逻辑单元（ALU），加法器/累加器，数据缓冲寄存器，程序状态寄存器四个子部件构成。 算术逻辑单元（ALU）: 主要完成对二进制数据的...
DigitalCircuitMemo - Arthur.pptx
02-12
数字电路学习笔记，整合逻辑代数基础知识、门电路、组合逻辑电路分析与设计、时序逻辑电路分析与设计、触发器等，基础理论加例题分析与解答。
钢筋混凝土污水池及提升泵站施工方案.doc
05-03
课程设计污水处理
PHP基于Web的subversion用户管理系统(源代码+设计说明书).zip
05-03
PHP基于Web的subversion用户管理系统(源代码+设计说明书).zip
node-v12.22.10-linux-armv7l.tar.xz
最新发布
05-03
Node.js，简称Node，是一个开源且跨平台的JavaScript运行时环境，它允许在浏览器外运行JavaScript代码。Node.js于2009年由Ryan Dahl创立，旨在创建高性能的Web服务器和网络应用程序。它基于Google Chrome的V8 JavaScript引擎，可以在Windows、Linux、Unix、Mac OS X等操作系统上运行。 Node.js的特点之一是事件驱动和非阻塞I/O模型，这使得它非常适合处理大量并发连接，从而在构建实时应用程序如在线游戏、聊天应用以及实时通讯服务时表现卓越。此外，Node.js使用了模块化的架构，通过npm（Node package manager，Node包管理器）,社区成员可以共享和复用代码，极大地促进了Node.js生态系统的发展和扩张。 Node.js不仅用于服务器端开发。随着技术的发展，它也被用于构建工具链、开发桌面应用程序、物联网设备等。Node.js能够处理文件系统、操作数据库、处理网络请求等，因此，开发者可以用JavaScript编写全栈应用程序，这一点大大提高了开发效率和便捷性。 在实践中，许多大型企业和组织已经采用Node.js作为其Web应用程序的开发平台，如Netflix、PayPal和Walmart等。它们利用Node.js提高了应用性能，简化了开发流程，并且能更快地响应市场需求。
system verilog lab 学习笔记
05-24
本文将介绍一些SystemVerilog实验室学习笔记，帮助你更好地理解和学习这项技术。 1. 模块(Module) SystemVerilog中的模块类似于Verilog中的模块，它是一种组织基本硬件单元的方式。在SystemVerilog中，模块可以...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

李锐博恩

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值