【 FPGA 】认识关键BUFFER

目录

BUFG

IBUF

IBUFDS

BUFGMUX

BUFH

BUFIO

BUFR

BUFMRCE

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内容参考自：

Vivado Design Suite 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide
UG953 (v2017.2) August 10, 2017

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BUFG

介绍

此设计元素是一个高扇出缓冲区，用于将信号连接到全局布线资源以实现信号的低偏斜分布。
BUFG通常用于时钟网络以及其他高扇出网络，如置位/复位和时钟使能。

Verilog Instantiation Template
// BUFG: Global Clock Simple Buffer
// 7 Series
// Xilinx HDL Libraries Guide, version 2017.2
BUFG BUFG_inst (
.O(O), // 1-bit output: Clock output
.I(I) // 1-bit input: Clock input
);
// End of BUFG_inst instantiation

博文：时钟树简介 讲到了时钟上树的问题，如何选择时钟树问题，可以参考：例如

如果FPGA内部有一个名为innerClk的时钟信号，我们想为它分配一个全局时钟树，Verilog HDL描述为：

wire globalClk;

BUFG onTree(.O(globalClk), .I(innerClk));

按照上述HDL代码描述以后，我们就可以在后续的逻辑功能中放心使用上树后的innerClk——globalClk了。

实际上，直接从外部全局时钟管脚引入的时钟信号，相当于在HDL代码中使用了IBUF + BUFG原语。

除此之外，如果希望多个时钟信号分享一个时钟树，也可以使用BUGMUX这个原语，相当于MUX +BUFG，例如，希望当前FPGA设计中的某一部分逻辑其时钟是可以在40Hz和60Hz之间切换的。
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作者：李锐博恩（Reborn） 
来源：CSDN 
原文：https://blog.csdn.net/Reborn_Lee/article/details/84564542 
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IBUF

介绍

该设计元素由综合工具自动插入（推断）到直接连接到设计的顶级输入或双向端口的任何信号。 您通常应该让综合工具推断出这个缓区。 但是，如果需要，可以将其实例化到设计中。

Verilog Instantiation Template
// IBUF: Single-ended Input Buffer
// 7 Series
// Xilinx HDL Libraries Guide, version 2017.2
IBUF