【 Vivado 】输入延迟约束（Constraining Input Delay）

前几篇博文提到了四种时序路径：基本的时序约束、分析的概念

1)      FPGA内部时序单元间的路径

 

2)      输入端口到FPGA内部时序单元的路径

3)      FPGA内部时序单元到输出端口的路径

4)      输入端口到输出端口的路径

其中1. FPGA内部时序单元间的路径中，时序分析所需要的时间参数：Tclk-D1, Tclk-Q, Tdata_path_delay, Tclk_D2, Tsetup, Thold已能确定，只要属于FPGA内部的时间参数，Vivado则会根据相应设计计算得到，因此4. 输入端口到输出端口的路径的时间参数也能确定。

 其它两条路径都相应缺少FPGA外部的几个时间参数，这些参数都需要通过时序约束告知Vivado，然后Vivado才能精确地进行这些路径的时序分析。这一节先介绍

2. 输入端口到FPGA内部时序单元的路径这条路径的约束。

在输入端口到FPGA内部时序单元的路径中，Input Delay这段路径是在FPGA外部，因此需要约束设置其时间参数，通过set_input_delay约束命令约束，具体如下：

set_input_delay –clock{clk} –max/-min input_delay_value [get_ports {DIN}]

另外根据source clock和destination clock，输入接口可分为以下两种情况：

System Synchronous Input

       分析输入端口到FPGA内部时序单元的路径时，当source clock和destination clock来自同一个系统时钟时，称为系统同步输入(system synchronous input)。

       如图1所示为系统同步输入，source clock是CLKA，destination clock是CLKB，其中CLKB通过输入端口引入FPGA内部(约束成主时钟)，而CLKA引到了FPGA外部的板上芯片，并没有引入到FPGA内部，CLKB是采集输入端口的时钟，因此首先约束CLKB为主时钟，约束如下：

       create_clock -name CLKB -period 10 -waveform {0 5} [get_ports {CLKB}]

（图1）

其中Tclkd_ext表示外部时钟源到外部芯片的延时；Tclkd_int表示外部时钟源到FPGA输入端口的延时；Tco表示外部芯片tCO时间；Tbd表示外部芯片输出端口到FPGA芯片的板上延时。