【System Verilog and UVM基础入门21】get_type_name和get_full_name学习

已于 2024-05-31 17:33:44 修改
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分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： 前端
于 2022-03-15 17:07:31 首次发布
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本文链接：https://blog.csdn.net/TommiWei/article/details/123505752
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本文介绍了System Verilog和UVM中的get_type_name和get_full_name函数，探讨了它们在调试中的作用。get_type_name用于获取当前类的名称，而get_full_name则返回类的完整路径。通过在UVM组件树中的应用，可以帮助理解组件的层级结构。作者鼓励读者进行讨论和学习，并提供邮箱lixingyi09@qq.com以分享相关文档。
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从小父亲就教育我，要做一个对社会有用的人！

virtual function string get_full_name ()

对于uvm_component，get_type_name()打印出来的就是当前类的名称！想想为什么，要在代码前面加上get_type_name()它呢？

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All of the functions in uvm_config_db#(T) are static, so they must be called using the :: operator. For example: uvm_config_db#(int)::set(this, "*", "A"); The parameter value “int” identifies the configuration type as an int property. The set andget..
uvm_info打印
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第一个参数是字符串，用于把打印的信息归类。第二个参数也是字符串，是具体需要打印的信息，第三个参数则是冗余级别。冗余级别为UVM_LOW,表示信息非常关键，冗余级别为UVM_HIGH，表示信息可有可无，UVM_MEDIUM介于这两者之间。原文链接：https://blog.csdn.net/qq_55894557/article/details/126549732。
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1、简明解析 get_type_name()，get_name()，get_full_name() 首先需要明确的是，在工厂注册机制下，get_type_name()，get_name()在component组件类和object基类中的返回值是一样的，而get_full_name()在不同类型的类中，会有不同的返回值。 get_type_name()：返回对象的class名； get_name()：返回创建对象时，传入的字符串； get_full_name()：在component类会返回当前co
uvm_info中的get_full_name，get_type_name，get_name
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m0_71354184的博客
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其返回值的具体表现取决于类的类型。对于uvm_component类（组件类），它会返回当前组件的完整路径，即从 UVM 树的根节点开始到该组件的路径名拼接。路径的开头不是从 UVM 树的根开始，而是根的下一级（根路径对应“top”），路径的结尾是创建对象时传入的名称。而对于uvm_object类（对象基类），它的返回值与get_name()一样，因为uvm_object类不作为 UVM 树的节点，所以路径没有其他层次。
分清楚get_name(),get_full_name(),get_type_name()
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在UVM中，有几个和“name”有关的“小”函数， 如get_name(), get_full_name(), get_type_name() ，set_name ()。 长得这么像，分不太清楚啊？ 这都是怎么玩的？ 不管了，先收藏再说！！！ 如果一个人问：“Jerry，你说get_full_name()这个函数是什么含义和功能啊？” 我会反问：“你说的是谁的这个函数？” 哈哈，没错！各位初学者们注意了，Jerry先纠正大家一个思维习惯。 UVM验证平台中提到函数，他们往往是定义在某个
关于UVM中get_name(),get_full_name(),get_type_name问题
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04-19 1116
此博文写的很详细
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uvm_primer ch21 uvm transactionMOOCOWclone_me函数transaction 重写 MOOCOW 使用uvm_transaction的好处之一：在多个模块多个对象中都可以看到相同的数据，在模块较小的TinyALU中可能考不到优势，如果我们的设计包含250个port，原本需要250份备份数据的空间，现在只需要一个即可。 双刃剑：上述机制也存在一定的短板：无论任何一个对象对数据进行了修改，整个测试环境看到的数据都会变化。因此引入了MOOCOW(Manual Obliga
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UVM是一个方法，是一个平台。UVM-1.2平台提供了： uvm_test/env/sequence/sequencer/driver/monitor/agent、 base/comp/tlm/seq/ral/ 'uvm_fatal/error/warning/info/object_utils/component_utils(extends使用时需要注册) uvm_port/socket/sequence_item/transaction 这些libraries库 以uvm_test为test文件的基类，
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uvm_do和uvm_do_on是SystemVerilog中UVM（Universal Verification Methodology）库提供的两个功能强大的任务宏。它们的作用是在UVM测试环境中创建并执行并行任务。 uvm_do宏定义了一个在testbench中并行执行的任务。当我们需要同时执行多个与测试环境相关的任务时，使用uvm_do可以提高模拟的效率。uvm_do宏不会等待任务执行完成，而是继续执行后面的代码，从而实现并行执行。它的使用格式如下： uvm_do(task_name, task_parameters) 其中，task_name是要调用的任务的名称，task_parameters是任务中的输入参数。uvm_do不会返回任务执行的结果，因此无需等待。 uvm_do_on宏允许任务在指定的时间延迟后被触发。这个时间延迟是一个距离现在的时间差。uvm_do_on的使用格式如下： uvm_do_on(delay, task_name, task_parameters) 其中，delay是一个时间延迟的integer类型的参数，task_name是要调用的任务的名称，task_parameters是任务中的输入参数。uvm_do_on允许任务在指定的延迟后被执行，从而进行任务的同步。 通过使用这两个宏，我们可以在UVM测试环境中设计出更加高效和灵活的任务执行版本。使用uvm_do和uvm_do_on可以提高测试环境的并行执行能力，并通过任务同步控制实现更好的仿真时间管理和任务执行顺序控制。
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