XILINX HLS + Vivado + SDK实现通过AXI-Master协议从ARM(PS)传输数组到FPGA(PL)端RAM

XILINX HLS + Vivado + SDK实现自定义IP通过AXI-Master协议从ARM(PS)传输数组到FPGA(PL)端RAM

简介

最近在使用XILINX ZYNQ的Soc板子做卷积神经网络(CNN)加速器,遇到了个问题:如何从PS传输批量权重到PL端?
网上找了下发现比较少资料,XILINX官网有一个例程:2013.4 Vivado HLS - Example showing how to use logic debug to test an AXI Lite Slave and AXI Master interface, and then verify it in SDK.
最后通过连夜摸索把问题解决了。

解决思路

将大数组从PS存到BRAM中,再通过块级控制协议通知ip运行,然后ip使用AXI-Master协议

1.在HLS定义IP的输出输入协议,以及使用memcpy复制BRAM的值到PL定义的RAM里

//addrMaster为BRAM首地址,result为神经网络分类结果
void LeNet(volatile float *addrMaster,int* result){
//管脚协议配置,m_axi 代表 AXI-Master,s_axilite 代表 AXI-Lite
#pragma HLS INTERFACE m_axi depth=62855 port=addrMaster offset=slave bundle=MASTER_BUS
//将两信号绑到同一个bus口CRTL_BUS
#pragma HLS INTERFACE s_axilite port=result bundle=CRTL_BUS
#pragma HLS INTERFACE s_axilite port=return bundle=CRTL_BUS
//定义一个RAM
float data[62855];
//对内存块的值进行复制
memcpy(data,(const float*)addrMaster,62855*sizeof(float));

//剩余代码省略...
}

实现完成之后封装成IP导入到Vivado项目

2.在Vivado设计片内连接电路,以及分配地址

2.1.设计电路,左下角为自定义IP
内部电路
2.2.在Address Editor对内存进行分配,float类型为32位,62855 只需要不到1M的空间,Offset Address为始地址内存分配

3.在HLS生成IP后会生成对应的驱动文件,在SDK调用即可

关键代码解读

3.1 模块初始化

XLetnet HlsXLetnet;
XLetnet_Config *ExamplePtr;
printf("Look Up the device configuration.\n");
ExamplePtr = XLetnet_LookupConfig(XPAR_LETNET_0_DEVICE_ID);
if (!ExamplePtr) {
printf("ERROR: Lookup of accelerator configuration failed.\n\r");
return XST_FAILURE;
}
printf("Initialize the Device\n");
long status = XLetnet_CfgInitialize(&HlsXLetnet, ExamplePtr);
if (status != XST_SUCCESS) {
printf("ERROR: Could not initialize accelerator.\n\r");
return(-1);
}

3.2 往BRAM存入float参数
XILINX SDK Xil_Out32传入float类型参数的解决方案

3.3 块级控制(ap_ctrl),函数皆为HLS生成的驱动函数

//定义BRAM始地址,XLetnet_Set_addrMaster是一个自动生成的驱动函数,对应HLS自定义IP的addrMaster参数
XLetnet_Set_addrMaster(&HlsXLetnet,XPAR_AXI_BRAM_CTRL_0_S_AXI_BASEADDR);
//模块启动
XLetnet_Start(&HlsXLetnet);
//等待运行结束
while (XLetnet_IsDone(&HlsXLetnet) == 0);
//获得分类结果
u32 res = XLetnet_Get_r(&HlsXLetnet);

运行效果

初始化权重和识别一张图片只需要0.11秒左右,从BRAM打印出权重和图片的前十个参数,用于检查参数传输是否成功。
运行结果

在ZYNQ SOC的项目中,集成定制Linux系统和AXI-Stream协议是一项高级任务,它需要深入理解ZYNQ的架构以及Vivado的设计流程。Vivado提供了一个集成的开发环境,用于7系列FPGA的高效设计,而定制Linux系统则允许用户根据项目需求优化操作系统,实现与硬件的紧密配合。 参考资源链接:[ZYNQ SOC开发实战:Vivado与ISE的对比](https://wenku.csdn.net/doc/6412b5e5be7fbd1778d44c8b?spm=1055.2569.3001.10343) 首先,你需要熟悉ZYNQ SOC的双核架构,它将ARM处理器和FPGA逻辑结合起来。在这个基础上,定制Linux系统涉及到选择适合的处理器配置、内核模块,并进行内核编译和裁剪,以适应特定的硬件环境和功能需求。内核裁剪的目的是去除不需要的功能,减少系统的开销,从而为高速数据流处理腾出更多资源。 其次,AXI-Stream协议Xilinx的一种高效数据传输机制,主要用于处理高速数据流。在Vivado中,你需要使用它的IP核生成工具来创建AXI-Stream接口,并将其集成到你的项目中。AXI-Stream接口通常用于处理器和FPGA逻辑之间的直接数据传输,可以实现无需中央存储器的快速数据交换。 集成这两个部分时,应当确保Linux系统的中断控制器、DMA控制器和其他外设与AXI-Stream接口的硬件逻辑相匹配。你可以通过VivadoHLS工具将高级算法转换为硬件逻辑,并确保它们能够通过AXI-Stream接口与处理器无缝通信。 在Vivado中进行这些操作时,需要仔细配置IP核的属性,如数据宽度、缓冲区大小、时钟频率等,以满足你的应用需求。此外,还需要编写相应的Linux驱动程序来管理和控制AXI-Stream接口,保证数据流可以正确地在软件和硬件之间传输。 为了更好地掌握这些高级技术,推荐阅读《ZYNQ SOC修炼秘籍》。这本书不仅提供了ZYNQ SOC开发的详细指导,还涵盖了如何使用Vivado与ISE开发工具,以及如何进行Linux系统定制和AXI-Stream协议的集成。对于希望深入了解ZYNQ SOC开发的工程师来说,这本书将是一个不可多得的资源。 参考资源链接:[ZYNQ SOC开发实战:Vivado与ISE的对比](https://wenku.csdn.net/doc/6412b5e5be7fbd1778d44c8b?spm=1055.2569.3001.10343)
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