【FPGA教程案例23】基于FIFO核的跨时钟域数据传输

已于 2022-10-25 19:53:20 修改
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分类专栏： ★教程2:fpga入门100例 文章标签： fpga开发 FPGA教程 verilog 跨时钟域 FIFO异步读写
于 2022-07-14 22:14:47 首次发布
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FPGA教程目录

MATLAB教程目录

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目录

1.软件版本

2.本算法理论知识

3.FIFO核配置过程

4.核心代码

5.操作步骤与仿真结论

1.软件版本

vivado2019.2

2.本算法理论知识

       信号从一个时钟域同步到另一个时钟域，并且保证所有的信号到新时钟域中的同一时钟周期，这是一个关键问题。FIFO通过一个时钟域的控制信号将数据存入FIFO缓存中，并通过第二个时钟域的控制信号将数据从同一FIFO缓存的另外一端读取并删除。基于FIFO的跨时钟域数据传输，其原理图如下所示：

       FIFO的工作流程分为写入FIFO和从FIFO读取两个部分。在数据写入过程中，系统的控制

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