FPGA工程师面试——RTL知识
八个always模块实现,两个用于读写FIFO,两个用于产生头地址head和尾地址tail,一个产生counter计数,剩下三个根据counter的值产生空,满,半满信号产生空,满,半满信号。显示工程设计中一般不采用这样的方式来设计,二分频一般通过DCM或PLL来实现。阻塞赋值:完成该赋值语句后才做下一句的操作,一般用在组合逻辑描述中,顺序执行。a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。非阻塞赋值:块内的赋值语句同时赋值,一般用在时序电路描述中,同时执行。
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