芯片测试的学习疑问

1.作为测试结果的对比结果是哪里来的

        比如一个scan chain上有组合逻辑，寄存器capture的值和launch经过组合逻辑并不一定一样，我如何知道这段组合逻辑的功能呢？整芯片中组合逻辑太多了 我又是如何知道这些电路在test pattern激励下的正确输出呢？

2.嵌入式存储器的测试难度相当大，主要问题为：不同于独立的存储器芯片，嵌入式存储器直接相接的 I/O 管脚很少或没有，导致直接可控性和可观性低。

        没有直接的IO对 那么是不是在我们in-house的IP内部也是同样的问题，直接可控性和可观性低。这种情况下是怎么测试的呢？

采用logicBist+scan？实际上在IO上的接口我们通过通路选择最终还是能选择到IP？

那另外一个问题 一个大的IP 比如GDC 在测试时不应该是整IP测试，会分成不同的部分，这样测试的时候是通过MUX选择当前测试的是哪一部分吗？这些部分是否可并行测试？测试结果都通过IO输出吗？

3.测试引脚是有限的 难道是一级一级的mux到待测单元？

4.在at-speed测试下测试电路的timing怎么收敛

是中端同事是sta分析之后收时序吗？

5.scan chain有多长，怎么划分，时序怎么收敛，包括里面的异步