合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）

合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）

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时钟树综合（Clock Tree Synthesis）一直是数字后端实现中最为重要的步骤之一。随着芯片时钟越来越多，设计阶段都采用了时钟切换电路，时钟结构越来越复杂（除了 func mode 外，还有 test mode 和 mbist 等模式）。针对复杂的时钟结构，想单纯依靠 EAD TOOL 的 CTS engine 来实现一个比较好的 clock tree 质量，几乎不太可能。而且一个比较理想的 clock tree，都是要通过若干次的迭代而产生的，绝对不是你随便跑一次 flow 就可以的。在这里顺便强调一个观念，数字后端实现绝对不仅仅是 run flow，你的价值不应该停留于此。 如果你还仅仅停留在 run flow 这个 level，劝施主早日改邪归正，呵呵。

那么，下面进入今天的主题。首先谈谈衡量时钟树质量的几大指标。

时钟树综合（clock tree synthesis）基础篇

1.clock tree latency 最短

clock inverter 更少，clock tree 上的 power 更小，占用更少的 routing resource 以及更容易 timing signoff。

2. skew 最小

skew 对 setup 和 hold 都有影响。特别是 hold，如果两个需要进行 hold check 的 register 存在较大的 skew，那么 hold violation 就会比较大。Hold 比较大，就意味着要插比较多的 buffer，有可能导致 route 的问题。

3. Duty Cycle

对于时钟树需要保持一个很好的 duty cycle。很多 IO 接口像 DDR，在时钟上升沿和下降沿都会采样数据，所以在 clock tree 上也需要一个 rise delay 和 fall delay 一致的 clock inverter。

4. Uncommon path 最短

由于 clock tree 上的 common path，会有一部分 CRPR 补偿（考虑 OCV 效应）。而对于 un-common path，launch 和 capture 都会被加上不同的 derate（假设各设 5% 的 derate），导致两个 DFF 的 clock skew 更大。

CRPR 能补偿 crosstalk 吗？

图 1 common clock path and uncommon path on clock tree

5. 信号完整性

对于 clock net 需要设置 CTS NDR (Non-Default Rule) ，比如两倍 width，两倍 space。这样可以有效防止 crosstalk 和 EM。对于高频时钟信号或者对于时钟质量要求特别高的 clock，我们还需要对 clock net 进行 shielding，保证 clock tree 上无任何串扰（作为一个 signoff 来 check）。

说到 CTS NDR，让我感慨万千。前几天有个粉丝问了一个问题，关于为何 CTO 之后 timing 是 meet 的，route 后 timing 确变差很多。当我刚看到这个问题时就觉得最大的嫌疑是检查 route 后 clock tree 上是否存在较大的 crosstalk。结果发现居然 NDR 没设置上，clock tree 上每个 cell 都有个 5-6ps 左右的 crosstalk。

说这个事情呢，主要想表达两个小建议：

• 遇到问题一定要先自己分析，必须自己学会思考，学会 debug。

• PR 各个阶段都干了些啥，每个阶段不同的地方是什么，这些是 debug 的方向。

案例分析：

下面简单介绍下三个 case。通过这几个 case，希望各位能够慢慢养成独立分析时钟树的能力。而且能够将项目中时钟结构不合理的 points，反馈给数字前端设计工程师。因为一个不合理的时钟结构，会导致 timing 收敛非常缓慢，甚至不收敛。这样的结局就是做项目大家都累得半死。

CASE1:

第一个 case 如图 2 所示。func clock 和 tck1 通过 Mux1 来进行时钟切换。在图中表箭头的地方定义了一个 generated_clock。当 Tool 在 build func clock 时（假设 Register set2 离 root 最远），该 func clock 的 longest clock path 为 Register set2 中的某个 reg 的 clock path。所以工具为了 balance 寄存器组 1，寄存器组 2 和寄存器组 3，不得不在 MUX1 的输出端和寄存器组 1 的 CLK 之间垫足够多的 clock inverter 。

这样似乎没有问题，但是在低速 test mode 下，tck1 的 clock latency 显然太长了。因此，为了避免测试时钟的 clock latency 过长，我们可以复制一个 MUX，使得 func 和 test mode 分别走不同的时钟路径，如图 3 所示。

图 2 原始时钟结构图

图 3 改进后的时钟结构图

case2 :

假设 CK1 和 CK2 是同步时钟。Tool 在做 balance 时，为了节省 clock buffer 往往会在 MUX 的 output 到 reg group2 之间插入 clock inverter（有些时候可以用少量的 clock buffer）。这样做会有问题吗？答案是可能存在问题，即导致 Reg group1，group2 和 group3 之间的 uncommon path 变长，如图 4 中左侧所示。如果我们将 MUX 输出端的两个 clock buffer 挪到 mux 的 D0 和 D1 端口上，同样可以实现各个寄存器组之间的 balance。而且它们之间的 common path 变长了，uncommon path 变短了。这样的行为对 Timing 是极好的。

图 4 case2 优化前后的时钟树

case3: power or timing based 的时钟树综合

人生面临很多选择，我们也在不断地做出不同的选择，每个选择都是一个 tradeoff 的过程。同样，数字 IC 设计实现的结果也是数字 IC 设计实现工程师在不断地做 tradeoff，而所达到的一个结果（PPA）。第三个 case 如下图 5 所示，留给各位思考。左右侧两种时钟树，哪种更好？他们的优缺点是什么？

其实时钟树综合并不难，关键是要理清时钟结构，搞清楚各种 mode 下时钟如何切换，各个时钟间的同步异步，以及哪些 clock 需要做 inter-balance 等问题。

图 5 两种不同的时钟树综合策略

这几天，粉丝越来越多了，提问的人也越来越多了。有的是重复的问题，有的则是新问题。对于之前我回答过的问题，想通过找历史回答记录，似乎很困难（要么去翻群历史消息，要么去翻个人历史消息）。

所以个人觉得这个不是长久之计，知识和解答不容易随着时间的积累而慢慢沉淀下来。所以小编注册了知识星球（原小密圈），建立了一个数字后端技术交流圈（需要付费，志愿加入原则）。在这里，各位可以提问，小编会在 24 小时内给予解答（也可以发表你对某个知识点的看法，或者职业发展规划等）。反正它是一个缩减版的论坛，增强了大家的互动性。更为重要的是，微信有知识星球的小程序入口。星球二维码如下，可以扫描或者长按识别二维码进入。

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