（二）STA——基本概念

1. 课程来源

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2. Prime Time

 3. STA概念

3.1 时序图

时序图：描述两个节点延迟信息的数据，分为连线延时（net delay）和单元延时（cell delay）。

net delay：单元输出端口和扇出网络负载之间的延迟信息。

cell delay：单元的输入端口到单元的输出端口之间的延迟信息。

 cell delay：由transition delay和 logic gate delay组成  。     

 （1）transition delay：转换延迟是指数字信号从一种逻辑状态转换到另一种逻辑状态所需的时间。转换延迟可以进一步分为两种类型：

1. 上升延迟（Rise Delay）：这是信号从低逻辑状态（'0'）转变到高逻辑状态（'1'）所需的时间。

2. 下降延迟（Fall Delay）：这是信号从高逻辑状态（'1'）转变到低逻辑状态（'0'）所需的时间。

 （2）logic gate delay：逻辑门延迟是指逻辑门的输出在其输入发生变化后，输出发生变化所需的时间。

 3.2 建立时间和保持时间

  3.3 时序路径

两种起点：clock pin；input port        两种终点：寄存器D端；output port

组合起来有四种时序路径：

1. clock pin  -＞ 寄存器D端；
2. clock pin  -＞  output port；
3. input port  -＞  寄存器D端；
4. input port  -＞ output port 

 3.4 时钟域

一般系统中都是全局异步，局部同步。

 3.5 操作条件

静态时序分析需要在指定特定的操作环境下来计算cell delay 和 net delay，来检查是否满足建立时间和保持时间。操作条件有PVT组成。

 PVT通常分三种：慢，典型，快

一般在最严格的情况下检查，也就是在最慢的情况下检查建立时间，在最快的情况下检查保持时间

高温低电压：延迟大（SS），检查setup

低温高电压：延迟小（FF），检查hold

注：Process图画错了