XINLINX原语学习 IDELAYE2

最新推荐文章于 2024-09-02 19:19:37 发布

包包爸

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分类专栏： FPGA 文章标签：学习

本文链接：https://blog.csdn.net/gjatwfn/article/details/130707315

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该文描述了一个Verilog测试bench，用于评估IDELAYE2延迟控制器。模块使用IDELAYCTRL设置延迟，并通过改变CNTVALUEIN值调整延迟时间，展示了如何实现从600ps到3.018ns的延迟范围。

摘要由CSDN通过智能技术生成

先看下原语的例化

各个参数的属性

以下test bench测试结果

`timescale 1ns / 1ps
module led();

reg ref_clk;
reg rst;
reg rx_frame;


always #2.5 ref_clk = ~ref_clk;


initial 
begin
rx_frame = 0;
ref_clk = 0;
rst = 1;
#10
rst = 0;
#1000
rx_frame = 1;
end

IDELAYCTRL IDELAYCTRL_inst (
  	.RDY(rdy),       // 1-bit output: Ready output
  	.REFCLK(ref_clk),// 1-bit input: Reference clock input
  	.RST(rst)        // 1-bit input: Active high reset input
);
 
IDELAYE2 #(
  	.CINVCTRL_SEL("FALSE"),          // Enable dynamic clock inversion (FALSE, TRUE)
  	.DELAY_SRC("IDATAIN"),           // Delay input (IDATAIN, DATAIN)
  	.HIGH_PERFORMANCE_MODE("FALSE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE")
  	.IDELAY_TYPE("VAR_LOAD"),        // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE
  	.IDELAY_VALUE(0),                // Input delay tap setting (0-31)
  	.PIPE_SEL("FALSE"),              // Select pipelined mode, FALSE, TRUE
  	.REFCLK_FREQUENCY(200.0),        // IDELAYCTRL clock input frequency in MHz 
  	.SIGNAL_PATTERN("DATA")          // DATA, CLOCK input signal
)
IDELAYE2_inst_frame_delay (
  	.CNTVALUEOUT(cnt_delay_tap),// 5-bit output: Counter value output
  	.DATAOUT(rx_frame_delay),	  // 1-bit output: Delayed data output
  	.C(ref_clk),	              // 1-bit input: Clock input
  	.CE(1'b0),                 	  // 1-bit input: Active high enable increment/decrement input
  	.CINVCTRL(1'b0),           	  // 1-bit input: Dynamic clock inversion input
  	.CNTVALUEIN(1'b0),  	  // 5-bit input: Counter value input
  	.DATAIN(1'b0),         	   	  // 1-bit input: Internal delay data input
  	.IDATAIN(rx_frame),    	  // 1-bit input: Data input from the I/O
  	.INC(1'b0),                	  // 1-bit input: Increment / Decrement tap delay input
  	.LD(1'b0),       // 1-bit input: Load IDELAY_VALUE input
  	.LDPIPEEN(1'b0),           	  // 1-bit input: Enable PIPELINE register to load data input
  	.REGRST(1'b0)              	  // 1-bit input: Active-high reset tap-delay input
);

endmodule

当CNTVALUEIN= 0;延迟在600ps