【模拟IC】时钟馈通效应减小及仿真验证

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一、时钟馈通概念

MOSFET用作开关时，gate端接时钟信号，而source和drain端通过信号。
由于存在cgs和cgd，时钟信号进行跳变时，可能会耦合到source和drain端，从而影响信号，这就是时钟馈通。输入信号Vin通过NMOS开关与负载电容相连，这使得Cload被充电至Vin,时钟馈通对Vout的最终值没有影响。如图所示。

假设交叠电容固定不变，误差可以表示为：

由公式可以看出，增大W使得寄生电容进一步增大，会使误差进一步增大。另外增大负载电容也可以减小误差。误差与输入电压无关，在输入/输出特性中表现为固定的失调。

减小时钟馈通的方法，减小开关尺寸（选择接近特征尺寸的W、L,牺牲导通电阻），减小交叠电容；注意Vout关键信号线和其他变化信号线的版图间距，控制线间寄生，关键处可以使用屏蔽保护。还要注意小尺寸开关的版图，减小poly和源漏的线间寄生。

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二、时钟馈通效应仿真

2.1 测试环境

使用NMOS开关（W/L=10/1）,PMOS开关࿰