★基于FPGA的通信基础链路开发项目汇集目录

原创 已于 2025-09-18 02:35:46 修改 · 置顶 · 524 阅读 · 6 ·
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#fpga开发 #通信 #FPGA

于 2025-09-17 23:49:30 首次发布

目录

1.各类同步环——costas环/平方环/gardner环

2.单独调制解调系统

3.基于FPGA的通信链路,包含调制解调,信道,误码统计等

4.基于FPGA的通信链路,包含帧同步,调制解调,信道,误码统计等

5.基于FPGA的通信链路,包含卷积编译码,帧同步,调制解调,信道,误码统计等

6.OFDM相关小项目

1.各类同步环——costas环/平方环/gardner环

以下课题是通信中常用的同步环，包括costas环，平方环，gardner环等。

1.基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,包含载波同步

2.基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小

3.基于FPGA的gardner环定时同步实现,含testbench测试程序

4.基于FPGA的BPSK数字平方环载波同步verilog实现,包含testbench

以下是costas环的改进版本

5.基于FPGA的BPSK+costas环实现,包含testbench,高斯信道,误码统计,可设置SNR

6.【硬件测试】基于FPGA的BPSK+costas环系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

7.基于FPGA的BPSK+costas环实现,包含testbench,分析不同信噪比对costas环性能影响

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8.基于FPGA的全数字OQPSK调制解调器，包括成形滤波器、NCO模型、costas载波恢复

2.单独调制解调系统

以下课题实现了各种不同类型的调制解调系统，所有系统包含调制解调。

1.基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

2.基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

3.基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

4.基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

5.基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

6.基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench

7.基于FPGA的1024QAM调制信号产生模块verilog实现,包含testbench

8.基于FPGA的QPSK软解调verilog实现,含testbench和MATLAB辅助验证程序

9.基于FPGA的16QAM软解调verilog实现,含testbench

10.基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件

11.基于FPGA的8FSK调制解调系统verilog实现,包含testbench测试文件

12.基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件

13.基于FPGA的4ASK调制解调系统verilog实现,包含testbench测试文件

14.基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件

15.基于FPGA的8PSK调制解调系统verilog实现

16.在ISE平台下使用verilog开发基于FPGA的GMSK调制器

17.基于FPGA的16QAM调制器verilog实现,包括testbench,并通过MATLAB显示FPGA输出信号的星座图

3.基于FPGA的通信链路,包含调制解调,信道,误码统计等

以下课题实现了各种不同类型的调制解调系统，所有系统包含调制解调，信道模块，误码统计模块，可以配置SNR。

1.基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块

2.【硬件测试】基于FPGA的MSK调制解调系统系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

3.基于FPGA的QPSK调制+软解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

4.【硬件测试】基于FPGA的QPSK调制+软解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

5.基于FPGA的16QAM调制+软解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

6.【硬件测试】基于FPGA的16QAM调制+软解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

7.基于FPGA的4FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

8.【硬件测试】基于FPGA的4FSK调制解调通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

9.基于FPGA的4ASK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

10.【硬件测试】基于FPGA的4ASK调制解调通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

11.基于FPGA的1024QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

12.【硬件测试】基于FPGA的1024QAM基带通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

13.基于FPGA的256QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

14.【硬件测试】基于FPGA的256QAM基带通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

15.基于FPGA的64QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

16.【硬件测试】基于FPGA的64QAM基带通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

17.基于FPGA的16QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

18.【硬件测试】基于FPGA的16QAM基带通信系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

19.基于FPGA的16PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

20.【硬件测试】基于FPGA的16psk调制解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

21.基于FPGA的8PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

22.【硬件测试】基于FPGA的8PSK调制解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

23.基于FPGA的QPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

24.【硬件测试】基于FPGA的QPSK调制解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

25.基于FPGA的2FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

26.【硬件测试】基于FPGA的2FSK调制解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

27.基于FPGA的2ASK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR

28.【硬件测试】基于FPGA的2ASK调制解调系统开发与硬件片内测试,包含信道模块,误码统计模块,可设置SNR

4.基于FPGA的通信链路,包含帧同步,调制解调,信道,误码统计等

以下课题为前一节课题的功能升级,所有系统包含帧同步模块，信道模块，误码统计模块，可以配置SNR。

1.基于FPGA的64QAM+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

2.【硬件测试】基于FPGA的64QAM+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

3.基于FPGA的16QAM软解调+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

4.【硬件测试】基于FPGA的16QAM软解调+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

5.基于FPGA的16QAM+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

6.【硬件测试】基于FPGA的16QAM+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

7.基于FPGA的16PSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

8.【硬件测试】基于FPGA的16PSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

9.基于FPGA的8PSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

10.【硬件测试】基于FPGA的8PSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

11.基于FPGA的4FSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

12.【硬件测试】基于FPGA的4FSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

13.基于FPGA的4ASK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

14.【硬件测试】基于FPGA的4ASK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

15.基于FPGA的QPSK软解调+帧同步系统开发,包含testbench,高斯信道,误码统计,可设置SNR

16.【硬件测试】基于FPGA的QPSK软解调+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

17.基于FPGA的QPSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

18.【硬件测试】基于FPGA的QPSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

19.基于FPGA的BPSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

20.【硬件测试】基于FPGA的BPSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

21.基于FPGA的2FSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

22.【硬件测试】基于FPGA的2FSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

23.基于FPGA的2ASK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

24.【硬件测试】基于FPGA的2ASK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

5.基于FPGA的通信链路,包含卷积编译码,帧同步,调制解调,信道,误码统计等

以下课题为前一节课题的功能升级,所有系统包含帧同步模块，卷积编码和Viterbi译码模块，信道模块，误码统计模块，可以配置SNR。

1.基于FPGA的64QAM+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR

2.【硬件测试】基于FPGA的64QAM+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR

3.基于FPGA的16PSK+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR

4.【硬件测试】基于FPGA的16PSK+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR

5.基于FPGA的8PSK+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR

6.【硬件测试】基于FPGA的8PSK+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR

7.基于FPGA的16QAM软解调+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR

8.【硬件测试】基于FPGA的16QAM软解调+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR

9.基于FPGA的16QAM+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR

10.【硬件测试】基于FPGA的16QAM+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR

11.基于FPGA的QPSK软解调+卷积编码Viterbi译码通信系统开发,包含帧同步,信道,误码统计,可设置SNR

12.【硬件测试】基于FPGA的QPSK软解调+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR

13.基于FPGA的QPSK+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR

14.【硬件测试】基于FPGA的QPSK+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR

15.基于FPGA的BPSK+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR

16.【硬件测试】基于FPGA的BPSK+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR

6.OFDM相关小项目

以下是OFDM相关的课题

1.基于FPGA的OFDM调制解调系统verilog实现,包括IFFT,FFT以及成型滤波器,包含testbench

2.基于FPGA的GFDM调制解调系统verilog实现,包含testbench仿真测试文件

3.基于FPGA的OFDM系统中降PAPR技术的实现,包含testbench测试文件和MATLAB辅助测试

4.基于FPGA的OFDM系统verilog实现,包括IFFT,FFT,成型滤波以及加CP去CP,包含testbench

AI算力网络+通信：高性能计算的无限可能
AI天才研究院
07-05 459
在人工智能大模型时代，算力已成为数字经济的核心生产力。然而，单一计算节点的算力提升已面临物理极限，如何通过先进通信技术将分布式算力资源高效连接，构建"算力网络"，成为突破AI算力瓶颈的关键。本文深入探讨了AI算力网络与通信技术的融合创新，解析了其底层技术原理、架构设计与实现路径，并通过实际案例展示了这一融合如何重塑高性能计算的边界。从自动驾驶的实时决策到药物研发的分子模拟，从元宇宙的沉浸式体验到气候模型的精准预测，AI算力网络正开启高性能计算的无限可能。
AUTOSAR汽车电子嵌入式编程精讲300篇-基于CAN总线的发动机硬件在环通信系统的设计与实现（中）
getusushu的博客
04-12 452
针对不同使用需要，CAN总线报文帧分为不同的类型，下面是具体分析。（1）数据帧CAN总线中数据帧有标准帧和扩展帧两种，两者对比如图2-6所示。标准帧只有 11位标识符，扩展帧为了扩展报文种类、数量及报文协议域，将标识符增加到了29位。一帧报文包括7个域，分别是帧起始、仲裁域、控制域、数据域、校验域、应答域、帧 结束[38]。帧起始固定为一位“0”，仲裁胜出后帧起始最先访问总线，以此确立节点同 步基准。仲裁域为报文的标识符（ID）域，标记唯一一个报文并制定报文的访问优先级 [39]。
使用FPGA控制机械臂
OpenFPGA的博客
12-09 1557
今天研究如何使用 Python + 低成本 FPGA 开发高性能、精密的机械臂。简介由于 FPGA 具有并行特性，它在精密电机控制和机器人领域表现出色。本文是探索开发基于 ROS2 的解决方案，让机器人可以在白板上自主书写文字。在这个项目中，将展示如何创建一个具有以下功能的机械臂应用程序：通过 FPGA 控制手臂上的 6 个轴关节通过远程机器上运行的 Jupyter Lab 实现对机械臂的控制通信...
【CAN总线】从数字设计的角度分析CAN协议1—CAN概述
xulu1588的博客
11-10 461
CAN（Controller Area Network）：串行通信总线，异步半双工通信。 在当前的汽车产业中，出于对安全性、舒适性、方便性、低公害、低成本的要求，各种各样的电子控制系统被开发了出来。由于这些系统之间通信所用的数据类型及对可靠性的要求不尽相同，由多条总线构成的情况很多，线束的数量也随之增加。为适应“减少线束的数量”、“通过多个LAN，进行大量数据的高速通信”的需要，1986 年德国电气商博世公司开发出面向汽车的CAN 通信协议。
中频通信技术深度研究与应用实践合集
weixin_42372837的博客
08-15 972
中频通信是一种无线通信形式，通过中频波段实现数据的高效传输。它覆盖频率范围大约在300kHz至3MHz之间，介于低频和高频之间。与早期的低频通信相比，中频通信具有更远的传输距离和更好的穿透力，同时又比高频通信拥有更好的抗干扰能力。正因为这些独特优势，中频通信广泛应用于广播、导航、深海通信等多种领域。软件无线电（Software Defined Radio, SDR）是一种无线电通信技术，其中传统硬件功能通过软件进行实现，以适应不同的无线标准和协议。
第六章 多路复用与数字复接
缘友一世的博客
06-22 2281
复用是一种使多个低阶通道的信号适配进高阶通道，或者把多个高阶通道层信号适配进复层的过程，即把TU组织进高阶VC或把AU组织进STM一M的过程。码速调整单元作用：把各准同步的输入支路的数字信号的频率和相位进行必要调整，形成与本机定时信号完全同步的数字信号。时分复用信号的带宽有不同的含义。一种是信号本身具有的带宽，从理论上讲，TDM信号是一个窄脉冲序列，它应具有无穷大的带宽，但其频谱的主要能量集中在。速率为64kbit/s。SDH的一般复用结构，是由一些基本复用、映射单元组成的,有若干中间复用步骤的复用结构。
嵌入式高速串行并行技术_推荐（张锋）
杰之行的博客
10-23 3357
前言 之前想学习一下总线相关的知识，就去图书馆搜，其中，有一本是： 《嵌入式高速串行并行技术——基于FPGA实现与应用（张锋著）》 看了一下前言、目录、自序、以及他本书创作过程中的随笔 （小编就决定把这本书分享出来，也不知道这样做好不好。所以，在这里有个小请求，大家尽量低调食用，不要点赞收藏转发哈） 本书 自序 —— 张峰 人是什么单位，人生又如何衡量？ 熊培云在《思想国》中讲，人是时间单位，因为我们在提到某人的时候，总是在人名后面跟上一个括号，并注明生卒年份，以示起止。 除了这个差值，还用什么来衡量
构建量化交易系统核心技术栈详解：从数据到实盘的全链路实践（含代码）
qq_64978731的博客
07-05 1059
想亲手打造专属量化交易系统？这篇超硬核干货，手把手带你从0到1，深度解析数据、策略、执行、风控、监控五大核心技术栈！更有大量代码实战助你避坑，快速构建你的“交易印钞机”
大规模MIMO技术概述
热门推荐
weixin_37863717的博客
07-17 5万+
本文主要介绍了大规模MIMO涉及的各个层面，包括理论、实现与原理样机介绍，旨在对大规模MIMO技术有个总体的了解，不涉及具体的技术细节，包括各种算法等等。
一种在FPGA中实现TDM数据跨板传输的方案设计.pdf
07-13
在FPGA中实现时分复用（TDM）数据跨板传输是一个常见的需求，尤其当单个FPGA板卡的物理链路或处理能力受到限制时。FPGA具备高度的并行处理能力和定制化硬件逻辑设计能力，使其非常适合执行这类任务。 文档提到了...
FPGA基于ADS54J54设计的稳定工程交流
资源摘要信息:"该工程是一个基于FPGA的高速数据采集系统实现，使用了ADS54J54作为模数转换器(ADC)，并集成了LMK04821时钟芯片，遵循JESD204b高速串行接口标准。该工程已成功应用于实际项目中，表现出良好的稳定性和...
时序逻辑电路——分频器（偶数/奇数/小数）
weixin_51116586的博客
09-19 462
本文介绍了数字电路中常见的时钟分频技术，包括四种主要类型：1. 偶数分频，通过计数器翻转实现，提供三种实现方法；2. 奇数分频，分为占空比无要求和50%两种情况，分别给出具体实现；3. 小数分频；4. 进阶的均匀小数分频。重点分析了偶数分频和奇数分频的电路设计方法，其中奇数分频50%占空比方案采用时钟上下沿产生的信号进行或运算实现。文章通过具体代码示例和波形图展示了各种分频技术的实现细节。
Verilog语言和C语言的本质区别是什么？
2501_93078354的博客
09-16 340
正因如此，我们常会见到一些计算机专业背景的同学，在用Verilog参与“一生一芯”等项目时，仍沿用C语言的思维：大量使用if-else结构，结果综合出来的电路层级又深又宽，像是一把巨大的竖琴，令见者震惊（包括猫猫）。如果你进一步考虑到，虽然上述组合逻辑能实现功能并有助于提高时钟频率，但综合后的电路面积较大、资源占用多，那么也许可以采用多级流水线的方式：将宽位加法拆成多个窄位加法，以时间（更细的时序阶段）换空间（更少的资源）。，这通常表示一段组合逻辑，此时你需要考虑的问题就要复杂得多。
【总结】Verilog语法学习基础合集
xiaoxu_bjtu的博客
09-18 855
本文摘要： Verilog语法分为三部分重点内容：1)模块结构：包括端口定义、I/O说明和功能定义三种方法，强调输入输出端口只能为wire类型；2)数据类型：包括net(线网)、register(寄存器)和parameter(参数)三类，重点说明reg和wire的使用场景及常见错误；3)流程控制：详细讲解if-else语句的嵌套规则、case语句三种形式及避免锁存器的方法，以及for/repeat/while/forever四种循环语句的特点和应用场景。文章特别强调可综合设计中的注意事项，如阻塞与非阻塞赋值
如果“西贝”也做FPGA开发
OpenFPGA的博客
09-15 632
它提供了用于CDC、内存、FIFO、仲裁器、时分复用和其他功能（如 PRBS、延迟和桶形移位器）的模块。它还提供用于 UART、SPI、I2C 等的接口 IP，使其成为 AXI 端点的宝贵资源。最近西贝莜面村因为使用预制菜被骂上热搜，大家都知道，餐饮行业现在一个热词就是“预制菜”，很多流程不再从头做，而是拿现成的半成品再加工，既省时间又保证了口味稳定。PSI Lib:由 Paul Scherrer 研究所开发，该库提供内存、FIFO、跨时钟域、时分复用、AXI 接口和其他常见模块的 IP 模块。
【TES600G】基于JFM7K325T FPGA+FT-M6678 DSP的全国产化信号处理平台
beijingqingyikeji的博客
09-19 363
TES600G是一款基于FPGA＋DSP协同处理架构的通用高性能实时信号处理平台，该平台采用1片国防科大的银河飞腾多核浮点/定点DSP FT-M6678作为主处理单元，采用1片复旦微的Kintex-7系列FPGA JFM7K325T16作为协处理单元，具有1个FMC子卡接口，具有4路SFP+万兆光纤接口，具有2路RJ45千兆以太网接口，其中1路挂在FPGA上，另外一路挂在DSP上，处理节点之间通过高速串行总线进行互联。
GCKontrol对嵌入式设备FPGA设计流程的高效优化
globalcrown的博客
09-16 636
由图2和图3可知，目前支持自动生成Verilog代码的基础模块有输入输出模块，常量模块，加减模块，乘除模块，增益模块，最值模块，取整模块，绝对值模块，取余模块，饱和模块，死区模块，符号模块，积分模块，微分模块，延迟模块，位转换模块，多条件表达式模块，零阶保持，斜坡函数，斜率限制函数等。在FPGA芯片上验证的算法模型，从理论到实践的全生命周期，以使用专业的工业软件图形化建模仿真为开始，到FPGA工程师编写Verilog代码，再到v代码的仿真测试，最后以下板调试符合预期为结束。
FPGA入门-状态机
凉冰出品，冰冰凉凉
09-10 1768
本文系统介绍了状态机（FSM）的原理与应用，重点讲解了在FPGA设计中如何实现状态机。主要内容包括：1. 状态机基本概念：分为Moore型和Mealy型，前者输出仅与当前状态有关，后者输出还与输入相关；2. 设计方法：通过可乐机案例演示状态转移图绘制、状态编码（独热码/二进制码/格雷码选择）和Verilog实现；3. 实战案例：包含简单版（仅投1元）和复杂版（可投0.5/1元）可乐机设计，详细分析状态划分、转移条件和输出控制；4. 设计流程：抽象系统需求→绘制状态图→编写代码→仿真验证；5. 高级应用：给出
Zynq开发实践（SDK之自定义IP1 - 编写Verilog）
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嵌入式-老费，一个分享专业嵌入式知识的blog
09-20 390
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】         前面我们编写了ps和pl之间的通信，只不过这里的pl使用的是官方提供的ip。还有一种情况，那就是有的时候，我们希望自己写ip，这样可以被ps调用。相对而言，这也是构建自己优势的一个重要方法。为了实现这一点，我们按步骤来做这一件事情。首先是编写verilog代码，然后是fpga验证，最后是添加axi接口、被ps调用。这次自定义的ip是呼吸灯。
FPGA嵌入式项目实战开发教程及源代码
FPGA嵌入式项目开发实战（源代码）涵盖了FPGA（现场可编程门阵列）技术在嵌入式系统开发中的应用，具体知识点如下： 1. FPGA概念 FPGA是一种可以通过编程来配置的集成电路，它允许设计者通过硬件描述语言（HDL）来...
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