芯动力——硬件加速设计方法

芯动力——硬件加速设计方法

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第4次开课

开课时间： 2021年02月26日 ~ 2021年07月15日

进行至第7周，共20周

学时安排： 4

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课程详情

课程评价(49)

本课程第三轮课程即将于2月26日开始，欢迎同学们通过本门课程理解并掌握数字芯片或者FPGA前端设计基础知识，最终希望能够在PYNQ Z2复现2018年全国大学生集成电路创新创业一等奖作品“基于Xilinx PYNQ FPGA的Softmax函数硬件加速设计”。 欢迎关注我本人主页，汇总了《芯动力》与《数字集成电路静态时序分析基础》资料，链接为：www.dizhixiong.cn 同学们在该主页可获得如下信息： 1、下载《芯动力》课程所有PPT 2、翻阅指导学生获奖的竞赛作品。 3、阅读与课程相关的技术解读文章、视频等。 如果除现有页面内容外，同学们还有其他想看到的内容，请邮件反馈给我。 个人邮箱为zxdi@home.swjtu.edu.cn 同学们也可以关注我的微信公众号“硬件加速与EDA”，点击公众号子菜单可下载前三轮作业的答案。 祝学习顺利！

—— 课程团队

课程概述

本课程的教学内容主要包括：

1. VerilogHDL可综合设计。课程收获：如何避免常见的VerilogHDL代码误区，如何在考虑性能、面积、功耗、后端实现的情况下，编写高质量代码。 

2. 同步电路设计与跨时钟域电路设计。课程收获：学会理解经典跨时钟域同步电路设计原理；理解和掌握异步FIFO“空”“满”设计原理，掌握FIFO深度计算方法；理解“异步复位、同步释放”的原理和方法；理解 “一段式”、“两段式”、“三段式”状态机电路结构的异同，掌握状态机编写方法。

3. 逻辑综合DesignCompiler基本原理和方法。课程收获：掌握DesignCompiler使用流程，并理解DesignCompiler的约束；掌握Synopsys TCL语言的应用方法。

4. 静态时序分析。课程收获：理解建立时间与保持时间的计算原理，掌握多时钟下数据路径的建立时间和保持时间的检查方法。

5. FPGA硬件加速案例等。“FPGA硬件加速案例”采用了2018年全国大学生集成电路创新创业一等奖作品“基于Xilinx PYNQ FPGA的Softmax函数硬件加速设计”，相关工程和代码已经在github开源。如果听众手里有PYNQ Z2开发板，则可以复现该作品。

授课目标

1. 如何避免常见的VerilogHDL代码误区，如何在考虑性能、面积、功耗、后端实现的情况下，编写高质量代码。 

2. 学会理解经典跨时钟域同步电路设计原理；理解和掌握异步FIFO“空”“满”设计原理，掌握FIFO深度计算方法；理解“异步复位、同步释放”的原理和方法；理解 “一段式”、“两段式”、“三段式”状态机电路结构的异同，掌握状态机编写方法。

3. 掌握DesignCompiler使用流程，并理解DesignCompiler的约束；掌握Synopsys TCL语言的应用方法。

4. 理解建立时间与保持时间的计算原理，掌握多时钟下数据路径的建立时间和保持时间的检查方法。

5. 基于给出的“FPGA硬件加速案例”的开源代码，理解并复现该作品。相关工程和代码已经在github开源。