高速 PCB 设计简介：避免串扰的技术

如果不遵循某些指导原则，高速 PCB 设计可能会带来许多挑战。一些最重要的（也是最常见的）高速设计指导原则不仅可以确保低噪声的正确布线，还可以帮助防止串扰。

PCB 中的串扰是 走线之间无意产生的电磁耦合。换句话说，当一条走线上的数字脉冲在另一条走线上感应出类似的信号时，就会发生串扰，即使它们之间没有物理接触。当 PCB 中平行走线之间的间距很小且参考平面距离走线较远时，或者当两条相互干扰的走线下方没有参考平面时，就会发生这种情况。但使用一些非常基本的设计技巧，您可以解决许多串扰问题。

高速PCB设计中的串扰是什么？

PCB 中总是会发生串扰，问题只是确定串扰是否严重到需要采取措施来解决问题。串扰发生在同一层上相邻的两条平行走线之间。然而，PCB 中相邻的两条平行走线之间发生串扰的可能性更大；这称为宽边耦合。

考虑 PCB 中两条平行的走线。当一条走线中的信号切换（“干扰源”）时，它将在另一条走线中感应出电压/电流。然后，将在受害互连的驱动器端（近端串扰）和接收器端（远端串扰）观察到该感应信号。即使走线可能为了制造目的而保持最小间距，但对于电磁目的而言，它们可能不够。一般来说，当走线靠得更近时，可能会产生更强的串扰。这可以在下面的示例模拟结果中清楚地看到。

将线迹之间的间距从 1 倍线迹宽度增加到 3 倍线迹宽度可以显著减少串扰。

正如我在另一篇有关串扰的文章中所讨论的那样，串扰的强度取决于干扰信号的边缘速率，而不是数据速率或时钟速率。

初级设计师忽略的另一点是差分对之间的串扰，适当地称为差分串扰。一般来说，差分对可以对单端信号和其他差分对产生串扰，尽管有传言说并非如此。由于串扰发生在线性网络中，因此这种现象是相互的；单端信号可以对差分对产生串扰。

 

 

消除串扰的走线间距通常大于常规走线间距要求

抑制高速设计中的串扰

虽然串扰永远无法完全消除，但您可以采取一些简单的步骤来降低任何感应串扰的强度，使其不那么明显，并且不会在受害线路上的 I/O 上产生错误。以下是可以大大抑制串扰的高速设计技术的主要列表：

1. 通过连续接地平面传输数字信号。在当今的 PCB 中，这无论如何都是强制性要求，无论您的走线是否必须设计为目标阻抗。

2. 当与地面的距离较大时，信号需要间隔较大的距离。保守的经验法则是间隙 = 3W（W = 走线宽度）。

3. 当接地平面上的信号产生过多串扰时，请将接地线靠近信号线。这可能至少需要 4 层电路板。将接地线靠近信号线也可能导致违反 3W 规则。

4. 通常，您可能需要增加源同步总线中时钟线和信号线之间的间距，以便保留时序裕度并最大程度地减少串扰。同样的间隙 = 3W 经验法则也适用于此。

5. 异步信号或配置信号（如 RESET、INTERRUPT、ENABLE 等）可能需要远离高速总线。它们可以布置在开关或上电信号旁边，因为这些信号在电路板正常运行期间很少使用。它们也可以进行滤波，以帮助消除快速串扰脉冲，因为它们没有切换引脚的上升时间要求，它们可以缓慢变化。

6. 如果在不同的信号层上布线信号，请在这些层之间放置接地参考，以使信号层彼此屏蔽。

7. 如果规则 6 不可行（例如在具有两个内部信号层的6 层堆叠中 ）。尝试为高速通道划分特定的电路板区域。如果电路板将充满信号，请使用正交布线（不同层上的水平和垂直布线方向）。

8. 在此列表中，规则 1 最为重要。它是现代系统最简单、最有效的设计选择，有助于减少 PCB 上的串扰。其次，规则 2 和规则 3 也同样重要，因为它们与叠层设计有关。这引出了一个问题：什么 

   我们如何知道串扰是否过多？

   正如我上面所述，PCB 中总会存在一些串扰，但很多时候您可能没有注意到它的存在。但是，如果存在大量串扰，您如何知道它是否太多了？

   有一些简单的方法可以快速确定串扰是否会成为问题，还有更复杂的评估，这些评估通常需要在标准化接口（如以太网、Infiniband、Serdes 通道、DDR 等）中进行。确定串扰是否过多的简单方法是查看时间域。还有 信号完整性模拟器可以分析您的高速设计是否存在潜在的串扰问题。

   在频域中，我们将使用 S 参数模板与我们在 PCB 信号完整性仿真中观察到的串扰进行比较。S 参数模板基本上为特定信号完整性指标提供了上限或下限，最高可达某个频率极限。对于标准化数字接口，重点是与模板定义的 S 参数极限进行比较，这些极限可以在图表中直观地检查。