HDLBits Verilog编程题134 PS/2数据传输状态机

最新推荐文章于 2024-02-16 19:34:01 发布

Utopia_sy

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分类专栏： Verilog

本文链接：https://blog.csdn.net/li_s_yu/article/details/105123641

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该博客介绍了如何使用Verilog编程实现一个PS/2接口的数据传输状态机。当输入数据的第3位为1时，状态机开始接收3字节的数据，并将这些数据存储到输出寄存器out_bytes[23:0]中，同时设置接收完成标志done为1。在当前状态为Done时，如果接收到的数据bit[3]为1，状态机将继续接收新的3字节数据；若为0，则重新开始接收过程。

摘要由CSDN通过智能技术生成

PS/2 packet parser and datatpath

当输入数据的in[7:0]的bit[3]=1时，开始接收数据；一次接收3字节的数据，存入输出out_bytes[23:0]，并使能接收完成done=1。
状态机转换
状态转换图
说明：现态state_c=Done时，若接收数据的bit[3]=1，则接收下一次的3字节数；若bit[3]=0则重新接收数据。

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output [23:0] out_bytes,
    output done); //

	parameter Byte1=0, Byte2=1, Byte3=2, Done=3;
    reg [2