HDLBits Verilog编程题134 PS/2数据传输状态机

当输入数据的in[7:0]的bit[3]=1时，开始接收数据；一次接收3字节的数据，存入输出out_bytes[23:0]，并使能接收完成done=1。

状态转换图
说明：现态state_c=Done时，若接收数据的bit[3]=1，则接收下一次的3字节数；若bit[3]=0则重新接收数据。

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output [23:0] out_bytes,
    output done); //

	parameter Byte1=0, Byte2=1, Byte3=2, Done=3;
    reg [2