verilog设计16进制24进制计数器74161

一、实验内容

1：用verilog语言设计16进制计数器74161，具体功能表如表4-1所示，并利用提供的七段码模块或4个LED灯接161的显示输出，验证161的逻辑功能

表4-1

 

2：利用自行设计的161计数芯片，用同步LD方法，原理图方式设计实现24进制计数设计。要求用硬件验证功能的正确性

二、实验结果记录

1.verilog语言源代码：

module My74161(clk, ldn,rdn,ep,et,d3,d2,d1,d0,q3,q2,q1,q0, co);
input clk, ldn,rdn,ep,et,d3,d2,d1,d0;
output q3,q2,q1,q0, co;
reg[3:0] Q;
reg q3,q2,q1,q0,co;
always @(posedge clk or negedge  rdn)
begin
	if(!rdn)
	  Q <= 4'b0000;
	else
	  if(!ldn)
	     begin
		Q[3] <= d3;Q[2] <= d2;Q[1] <= d1;Q[0] <= d0;
	     end
	  else
		if((ep == 1'b1) && (et == 1'b1)) 
		    Q <= Q + 4'b0001;		
end   
always @(Q,et)
	begin
		co <= Q[3] && Q[2] && Q[1] && Q[0] && et;
		q3 <= Q[3];q2 <=Q[2]; q1 <=Q[1];q0 <= Q[0];
	end	
endmodule

2. 16进制计数器仿真图：

验证表4-1

3. 24进制计数器

逻辑图：

仿真图