【JESD79-5之】4 DDR5 SDRAM命令描述和操作-11(input clock frequency change)

逍遥自在行

已于 2023-08-12 15:28:00 修改

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分类专栏： JESD79-5 文章标签：硬件工程 fpga开发 arm开发

于 2023-08-03 19:42:46 首次发布

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4 DDR5 SDRAM命令描述和操作-11

4.11 输入时钟频率变化
- 4.11.1 频率变化步骤

4.11 输入时钟频率变化

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一旦DDR5 SDRAM初始化完成，DDR5 SDRAM在正常操作的几乎所有状态下都需要时钟保持“稳定”。这意味着，一旦时钟频率被设置并处于“稳定状态”，时钟周期不允许偏离，除非符合时钟抖动和SSC（展频时钟）规范允许的范围。

输入时钟频率可以在自刷新频率更改模式下从一个稳定的时钟频率更改为另一个稳定的时钟频率。在自刷新频率更改模式之外，更改时钟频率是非法的。

在进入自刷新频率更改模式之前，主机必须通过MR13:OP[3:0]将tCCD_L/tDLLK编程为所需的目标频率，并根据需要配置VREFCA、RTT_CK、RTT_CS和RTT_CA。

在这里插入图片描述

一旦DDR5 SDRAM成功进入自刷新频率更改模式并满足tCKLCS要求，时钟状态变为不关心状态。一旦变为不关心状态，可以更改时钟频率，前提是新的时钟频率在tCKSRX之前已经稳定。在tCSL_FreqChg期间及在退出自刷新状态之前，DRAM将自动应用对tCCD_L/tDLLK、VREFCA、RTT_CK、RTT_CS和RTT_CA的更改。当仅为了更改时钟频率而进入和退出自刷新模式时，仍必须满足Section 4.9中概述的自刷新进入和退出规范。对于新的时钟频率，在正常操作之前，可能需要配置模式寄存器（以编程适当的CL、前导码、写校准内部周期对齐等）。

DDR5 SDRAM的输入时钟频率只允许在特定速度等级的最小和最大操作频率范围内进行更改。

4.11.1 频率变化步骤

在这里插入图片描述

必须执行以下步骤：
1 在执行SRE命令之前，需要配置几种必要或可选的模式：
a 主机必须通过MR13:OP[3:0]将tCCD_L/tDLLK编程为所需的目标频率。在此阶段，数值被设置但未启用。
b 如果需要为新的目标频率设置新值，主机可以通过模式寄存器（MR32和MR33）配置适当的CS/CA/CK ODT设置。在此阶段，数值被设置但未启用。
c 如果需要为新的目标频率设置新值，主机可以通过VREFCA或VREFCS命令配置VREFCA和VREF CS。在此阶段，数值被设置但未启用。
2 通过发送适当的命令（类似于带有CA9='L'的SRE）进入SREF（带有频率更改的自刷新）状态。

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3 在tCPDED之后，CS_n会变低，表示对DRAM而言终端是安全关闭的。
4 在tCKLCS之后，时钟可以关闭。
5 设备进入自刷新状态。
6 此时，可以更改时钟频率，前提是新的时钟频率在tCKSRX之前已经稳定。
7 退出带有频率更改的自刷新遵循与正常自刷新退出相同的过程。
8 在tXS之后，可以配置新频率所需的任何附加模式寄存器，或发出不需要DLL的其他命令。（ACT，MPC，MRW，PDE，PDX，PRE（ab，sb，pb），REF（ab，sb），RFM（ab，sb），SRE，VREFCA和WRP）
9 在tXS_DLL之后，恢复正常操作，所有命令都是合法的。

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注意1 在2N模式下，tCSL_SRexit不会静态保持低电平（如图所示），它将在每个2个周期中脉冲。更多详情请参考第4.9.1节。
注意2 必须满足tCSH_SRexit和tCSL_SRexit的时间要求才能保证DRAM的运行。
注意3 为了简化，图中显示了tXS后一个有效的2周期命令。1周期有效的命令也是合法的。
注意4 当tCSH_SRexit,min时间到期时，CA总线被允许从所有位高电平转变为任何有效（V）电平。在tc+1时，CS_n被注册为低电平之前，CA总线必须过渡到符合DRAM的CAI状态并符合适用的DRAM输入时序参数的NOP状态。