【JESD79-5之】3 功能描述-3(RESET and Initialization Procedure)

最新推荐文章于 2024-07-19 22:23:02 发布
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分类专栏： JESD79-5 文章标签： arm开发 fpga开发 硬件工程 前端
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3 功能描述-3

3.3 复位和初始化过程

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3.3.1 上电初始化顺序

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下面的顺序应用于DDR5设备的上电过程。除非另有规定，否则这些步骤是必需的。电源电压斜升要求请参见表10。图3提供了复位（RESET_n）和上电过程中的初始化序列。表11提供了初始化的时序参数。

1. 上电后，复位信号LOW，其它输入不作要求；复位有效时，保持输出无效；VPP（DRAM激活供电）必须与VDD（core供电）同时，或早于VDD。

2. VDDQ： I/O供电，VSSQ： I/O地。

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NOP?

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DES？

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3.3.2 稳定电源下的复位初始化

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与3.3.1区别：
无power ramp；不体现VPP早于VDD；复位开始阶段CS/CA/CK/DQS/DQ ODT有一段trans

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3.3.3 输入电压上下电顺序

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逍遥自在行
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