verilog/systemverilog中的case语句

bit alb,c;
bit[31:0] w;
case({a,b,c})
    3'b000:  w='d1;
    3'b001:  w='d2;
    3'b010:  w='d3;
    3'b011:  w='d4;
    3'b100:  w='d5;
    3'b101:  w='d6;
    3'b110:  w='d7;
    default: w='d8;
endcase

bit a,b,c;
bit[31:0] w;
case({a,b,c})
    3'b000 : w='d1; 
    3'b001 : w='d2; 
    3'b010 : w='d3; 
    3'b011,3'b101,3'b111:
             w='d5;
    default; w='d8
endcase

module mux4to1(
    input [3:0]     sel ,
    input [1:0]     p0 ,
    input [1:0]     p1 ,
    input [1:0]     p2 ,
    input [1:0]     p3 ,
    output [1:0]    sout);
 
    reg [1:0]     sout_t ;
    always @(*)
        casez(sel)
            4'b???1:     sout_t = p0 ;
            4'b??1?:     sout_t = p1 ;
            4'b?1??:     sout_t = p2 ;
            4'b1???:     sout_t = p3 ;  
        default:         sout_t = 2'b0 ;
    endcase
    assign      sout = sout_t ;
 
endmodule

case(sel)
    2'b00:   sout_t = p0 ;
    2'b01:   sout_t = p1 ;
    2'b10:   sout_t = p2 ;
    2'b11:     sout_t = p3 ;
    2'bx0, 2'bx1, 2'bxz, 2'bxx, 2'b0x, 2'b1x, 2'bzx :
        sout_t = 2'bxx ;
    2'bz0, 2'bz1, 2'bzz, 2'b0z, 2'b1z :
        sout_t = 2'bzz ;
    default:  $display("Unexpected input control!!!");
endcase

case(case_expr)
    condition1     :             true_statement1 ;
    condition2     :             true_statement2 ;
    ……
    default        :             default_statement ;
endcase