【驯服野生verilog-mode全记录】day5 —— @的使用方式汇总

最新推荐文章于 2024-09-28 20:18:05 发布

尼德兰的喵

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分类专栏： verilog-mode本地配置指导尼德兰的喵全内容专栏文章标签： fpga开发 verilog 芯片 uvm

本文链接：https://blog.csdn.net/moon9999/article/details/129528514

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verilog-mode本地配置指导

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本文详细介绍了Verilog-mode中@操作符的使用，包括常规的模块例化名数字提取，数值计算以及利用正则表达式提取例化名的特定字符。通过实例展示了@如何加速代码生成，并提到了其对波兰表达式的支持，以及在处理复杂连接时的高效性。

摘要由CSDN通过智能技术生成

前言

verilog-mode中的@是一个非常神奇的操作符，使用得当能够极大的加速代码生成效率。

常规使用

@最基本的功能是提取module例化名中的第一个数字，然后代入到@的位置，比如如下的使用：

/*fw_pipe AUTO_TEMPLATE (
.data_out_valid                 (@_data_out_valid),
);
*/
fw_pipe #(/*AUTOINSTPARAM*/
          // Parameters
          .WIDTH                        (WIDTH))
u_pipe0_inst1(/*AUTOINST*/
              // Outputs
              .data_in_ready            (data_in_ready),
              .data_out                 (data_out[WIDTH-1:0]),
              .data_out_valid           (0_data_out_valid),      // Templated
              // Inputs
              .clk                      (clk),
              .rst_n                    (rst_n),
              .data_in