(1)Input Clock Period
在原理图如下,这里的Input Clock Period是通过外部晶振产生的
(2)Clock Period
对应ddr3 IP核的ddr3_ck_n/ddr3_ck_p,是FPGA输出给DDR3的
硬件上的对应关系如下:
(2)DDR3三个频率之间的关系:(转自:https://blog.csdn.net/XiaoQingCaiGeGe/article/details/105768447)
工作频率=数据传输频率/2。因为DDR是利用时钟的上升沿与下降沿均传输数据,所以DDR芯片的工作频率(时钟引脚的频率)为传输频率的一半。
核心频率=数据传输频率/DDR的预取数。对于DDR来说,预取数为2;对于DDR2来说,预取数为4;对于DDR3来说,预取数为8。