【HDLBits刷题】Count1to10.

最新推荐文章于 2023-06-13 16:19:21 发布

李十一11

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分类专栏： HDLBits刷题 Verilog 数字电路文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_22774445/article/details/125882210

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本文详细介绍了如何使用Verilog HDL实现一个同步计数器，从基础模块声明到三种不同的always块设计，包括在复位输入下将计数器重置为1的逻辑。适合理解同步计数器工作原理和Verilog编程的读者。

摘要由CSDN通过智能技术生成

Make a decade counter that counts 1 through 10, inclusive. The reset input is synchronous, and should reset the counter to 1.

Module Declaration

module top_module (
    input clk,
    input reset,
    output [3:0] q);

还是1～10的计数器，唯一不同是同步复位为1.

module top_module (
    input clk,
    input reset,
    output [3:0] q);
    always @ (posedge clk)
        begin
            if(reset)
                q <= 4'b0001;
            else if(q <= 4'b1001)
                q <= q + 1'b1;
            else
                q <= 4'b0001;
                
        end

endmodule

module top_module (
    input clk,
    input reset,
    output [3:0] q);
    always @ (posedge clk)
        begin
            if(reset)
                q <= 4'b0001;
            else if(q > 4'b1001)
                q <= 4'b0001;
            else
                q <= q + 1'b1;
                
        end

endmodule

module top_module (
    input clk,
    input reset,
    output [3:0] q);
    always @ (posedge clk)
        begin
            if(reset || q > 4'b1001)
                q <= 4'b0001;
            else
                q <= q + 1'b1;
                
        end

endmodule