FPGA学习（一）——模块

模块由两部分组成，一部分描述接口，另一部分描述逻辑功能（可以类比软件程序中的函数由数据加算法组成），逻辑功能定义输入怎么影响输出。
1、模块端口定义
module 模块名（口1，口2，口3，口4，……）；
口1，口2，口3，口4，……表示模块的输入和输出名。
引用模块时其端口可以用两种方法连接
（1）严格按照模块定义的端口顺序连接
模块名（连接端口1信号名，连接端口2信号名，连接端口3信号名，……）
（2）用“.”符号，表明模块是定义时规定的端口名
模块名（.端口1名（连接信号1名），端口2名（连接信号2名），……）
例如：MyDesignMK M1(.sin(SerialIn),.pout(ParallelOut),……)
2、模块内容
模块内容包括I/O说明、内部信号声明和功能定义
（1）I/O说明的格式
输入口： input[信号位宽-1:0] 端口名1；
输出口： output[信号位宽-1:0]端口名1；
输入输出口： inout[信号位宽-1:0]端口名1；
I/O说明也可以写在端口声明语句里。例如：
module module_name(input port1,input port2,……output port1,output port2,……)；
（2）内部信号说明
在模块内用到的和与端口有关的wire和reg类型变量的声明。
如：
reg[width-1:0]R变量1，R变量2……；
wire[width-1:0]W变量1，W变量2……；
（3）功能定义
有三种方法
（1）用“assign”声明语句 如：assign a = b & c;
（2）用实例元件 如：and # 2 ul(q,a,b);
这表示在设计中用到一个跟与门一样的名为u1的与门，其输入端为a,b，输出为q。输出延迟为两个单位时间。要求每个实例元件的名字必须是唯一的，以避免与其他调用与门的实例混淆。
（3）用“always”块， 如：
always @(posedge clk or posedge clr);
begin
if(clr) q <= 0;
else if(en) q <= d;
end
“assign”是描述组合逻辑最常用的方法之一。而“always”既可用于描述组合逻。也可描述时序逻辑。
用Verilog模块实现一定的功能，首先应该清楚哪些是同时发生，哪些是顺序发生。
像用上面的三个关键字写的模块在一个Verilog文件中，这些模块同时执行，也就是并发。
但是“always”模块内，逻辑是顺序执行，所以“always”也称为“过程块”。
3、要点总结
（1）Verilog模块中所有过程块、连续赋值语句、实力引用都是并行的
（2）他们表示的是一种通过变量名互相连接的关系