关于FPGA中异步复位同步释放的个人理解

关于FPGA中异步复位同步释放的个人理解

1. 异步复位同步释放电路块很多，这里参考其它博客的：

https://zhuanlan.zhihu.com/p/142377567

verilog代码也很简单：

always @ (posedge clk, negedge rst_async_n)
    if (!rst_async_n) begin
        rst_s1 <= 1'b0;
        rst_s2 <= 1'b0;
    end
    else begin
        rst_s1 <= 1'b1;
        rst_s2 <= rst_s1;
    end
    assign rst_sync_n = rst_s2;

个人理解

1. 异步复位不会产生亚稳态，至少不会造成亚稳态传递。
   一方面：从我以前的一篇关于FPGA中阻塞非阻塞、同步异步复位的博客中可以看到，FPGA中的每个DFF自带的复位是同步复位，而异步复位的实现是需要消耗额外的组合逻辑形成类似与门逻辑(输入A接待复位寄存器输出，B接异步复位信号)。这样，复位信号拉低时直接控制了各级寄存器最终输出（与门后的值）。
   另一方面，上述代码处理前后，复位过程都是异步的，只是让释放同步了，说明异步复位本身并没什么问题，有问题的是同步释放过程。
2. 寄存器产生亚稳态的前提是其在时钟边沿前后（建立保持时间）输入和输出是不一致的，如果一样不存在亚稳态。
3. 复位异步释放时，第一级寄存器输入为1，输出为0，存在亚稳态风险；但是第二级寄存器由于打了一拍，此刻其输入输出均为0，避免了亚稳态的第一时间直接向后传播。等到下一拍时，已经留有足够时间让第一级的输出也即第二级的输入从亚稳态中恢复稳定，而复位释放本身也稳定了一个周期。