FPGA高端项目：国产高云系列FPGA纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持

已于 2024-04-17 09:40:41 修改
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分类专栏： 国产FPGA--高云--工程源码 FPGA图像缩放 菜鸟FPGA图像处理专题 文章标签： fpga开发 音视频 高云FPGA 图像缩放 verilog GOWIN
于 2023-11-20 07:37:05 首次发布
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FPGA高端项目：国产高云系列FPGA纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持

1、前言

“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于高精尖半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；在此，请收下我一声谢谢啊！！！！！！

2019年初我刚出道时，还是Xilinx遥遥领先的时代(现在貌似也是)，那时的国产FPGA还处于辣鸡段位，国产FPGA仰望Xilinx情不自禁道：你以为躲在这里就找不到你吗？没用的，你那样拉轰的男人，无论在哪里，都像黑夜里的萤火虫那样的鲜明、那样的出众，你那忧郁的眼神，稀嘘的胡渣子，神乎其技的刀法，还有那杯Dry martine，都深深的迷住了我。。。然而才短短4年，如今的国产FPGA属于百家争鸣、百花齐放、八仙过海、神仙打架、方兴未艾、得陇望蜀、友商都是XX的喜极而泣之局面，面对此情此景，不得不吟唱老人家的诗句：魏武挥鞭，东临碣石有遗篇，萧瑟秋风今又是，换了人间。。。
言归正传，目前对于国产FPGA的共识有以下几点：
1：性价比高，与同级别国外大厂芯片相比，价格相差几倍甚至十几倍；
2：自主可控，国产FPGA拥有完整自主知识产权的产业链，从芯片到相关EDA工具
3：响应迅速，FAE技术支持比较到位，及时解决开发过程中遇到的问题，毕竟中文数据手册。。
4：采购方便，产业链自主可控，采购便捷

本文使用国产高云GW2A-LV18PG484C7/I6型号的FPGA做纯verilog实现视频图像缩放，视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用廉价的OV5640摄像头；如果你手里没有OV5640摄像头或者FPGA开发板没有摄像头输入接口，则可使用代码内部生成的动态彩条模拟摄像头视频，视频源的选择通过代码顶层的`define宏定义进行选择，上电默认选择OV5640摄像头作为输入源；FPGA首先使用纯verilog实现的i2c控制器配置ov5640摄像头，将其分辨率配置为640x480@60Hz，同时生成用纯verilog实现动态彩条，其分辨率为640x480@60Hz；FPGA采集到输入视频后，首先将图像送入缓冲FIFO中做跨时钟域处理，即用输出1280x720@60Hz的屏幕背景分辨率作为读FIFO的时钟，这样可以确保在各种分辨率的图像缩放操作中，送入图像缩放模块的时钟时钟是够大的，也是带宽满足的一种操作；随后将视频送入纯verilog实现的图像缩放模块做图像缩放操作，该模块很简单，只需给出输入分辨率和输出分辨率即可，不需要去管缩放比例之类的问题，一般而言，输入分辨率是不变的，只需要改变输出分辨率即可；缩放后的视频，其原有的时序已经被完全打乱，所以需要调用高云官方的Video Frame Buffer IP核将视频送到外接DDR3中做三帧缓存；调用高云官方的DDR3 Memory Interface IP核实现图像数据到DDR3颗粒的搬运工作，类似于Xilinx的MIG；然后读出视频送VGA输出时序同步像素数据，VGA输出分辨率为1280x720@60Hz；缩放后的视频相当于叠加显示在1280x720的背景之上；最后调用高云官方的DVI TX IP核实现RGB视频到HDMI视频的转换，输出显示器显示；针对目前市面上主流的FPGA，本纯verilog图像缩放方案一共移植了17套工程源码，本博文介绍其中基于国产高云系列FPGA的3套工程，详情如下：
在这里插入图片描述
这里说明一下提供的3套工程源码的作用和价值，如下：

工程源码15：图像不缩放操作
ov5640或者动态彩条输入，HDMI输出，图像经过图像缩放模块，但并不做缩放操作，即图像进入图像缩放模块前的分辨率为640x480，图像经过图像缩放模块出来后的分辨率依然为640x480，目的是让读者知道图像缩放模块的用法，为后面的缩小和放大等操作打好基础；

工程源码16：图像缩小操作
ov5640或者动态彩条输入，HDMI输出，图像经过图像缩放模块，并进行缩小操作，即图像进入图像缩放模块前的分辨率为640x480，图像经过图像缩放模块出来后的分辨率为300x300，目的是让读者知道图像缩放模块缩小操作的用法，以便能够移植和设计自己的项目；

工程源码17：图像放大操作
ov5640或者动态彩条输入，HDMI输出，图像经过图像缩放模块，并进行放大操作，即图像进入图像缩放模块前的分辨率为640x480，图像经过图像缩放模块出来后的分辨率为1280x720，目的是让读者知道图像缩放模块放大操作的用法，以便能够移植和设计自己的项目；

本博客详细描述了FPGA高端项目：国产高云系列FPGA纯verilog图像缩放工程解决方案的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

版本更新说明

此版本为第2版，根据读者的建议，对第1版工程做了如下改进和更新：
1：优化了图像缩放模块代码结构，将原来的跨时钟域FIFO纳入图像缩放模块内部，并添加了新的顶层接口和配置参数，使能原来复杂的顶层接口和参数变得十分简洁；
2：新增了纯verilog实现的异步FIFO，代码里可选高云的FIFO IP核，也可选verilog实现的异步FIFO，通过顶层参数选择，这样就使得图像缩放模块移植性和通用性更强；
3：工程整体使用难度大大降低，由于优化了图像缩放模块和整体代码架构，加之将原来很多参数进行了统一的设置，代码量和行数减少了近45%，仅需修改集合参数就能快速实现工程的移植和修改；

给读者的一封信

FPGA作为当今热门行业，入行门槛很高，工资待遇不错，一时间引无数英雄尽折腰，但很多初学者甚至工程师都还有很多误区，现给读者一封信如下：
1、矮要承认挨打站稳
要学FPGA，甚至吃这碗饭，每个人都是从零基础开始的，你对自己有自信，认为你行，就自学；你不自信，就找别人学；和古代拜师学艺是一回事儿；首先思维要符合逻辑；
2、基础问题需要自己解决
最基础的知识，比如：verilog语法、vivado工具使用、模电数电基础常识、电脑使用、计算机基本结构。。。这些基础知识在网上都是免费的，既有文字资料也有视频资料；这些基础知识你一定要具备，因为这是你能获得的性价比最高的东西了，首先它免费；其次它简单，只需要你花时间，不需要花脑子；最后它重要，这是你干FPGA的基础；
3、有了源码等于零
你可能认为，我有了源码就能做项目了，我可以肯定的告诉你，该醒醒了；原子弹的详细原理和原料配方甚至生产工艺流程在网上都是公开的，为啥全世界就那联合国几大流氓能造出来的？同样的，源码给你，你看得懂吗？你知道怎么用吗？看不懂不会用的源码，跟废物有什么区别？你需要的是源码+工程，最完美的是源码+工程+技术支持；有了源码，就有了可开发的底层架构，有了工程就知道源码或者模块怎么使用，有了技术支持就可以根据源码修改开发自己的项目；
4、先学会爬在学会跑
对于初学者，没有资格研究代码，你首先需要做的是对工程进行复现；比如给你一个图像的工程，你首先在自己的开发板上复现这个工程的功能，然后再去阅读理解代码，然后对代码的功能部分做小幅修改，比如改一下接口，增加几个输出接口，比如加一个LED输出；小幅修改后再慢慢增加修改幅度，以符合自己的需求；
5、学FPGA要不求甚解
学FPGA要不求甚解，甚至不需要理解，这句话咋听着有点不符合逻辑呢？对于很多功能性模块而言，你不需要理解它怎么实现的，你只需要知道怎么使用它，比如一个图像缩放模块，这种东西都是很老的知识，以你目前的知识水平，该模块的代码你怎么看也看不懂的，但你只要知道怎么使用它就行了，知道怎么使用，就能做项目，就能在公司呆下去了，原因很简单，老板招你来是干活儿的，不是招你来学习的，那是学校的事儿；如果要等什么都懂了才干活儿，那公司早垮了，学FPGA就是在实践中学习，先上前线去干活，边干边学，在实践中遇到问题，并主动去查资料问大佬理解问题，才是成长最快的，而不是一味的咬文嚼字刨根问底；

FPGA就业高端项目培训计划

鉴于目前的FPGA就业和行业现状，本博推出了FPGA就业高端项目培训：纯verilog图像缩放 工程解决方案的计划，该计划旨在让一部分人先学会FPGA纯verilog图像缩放，提高从业者的技术水平和工资待遇，详细计划如下：
在这里插入图片描述
FPGA就业高端项目培训计划细节：
1、我发你上述17套工程源码和对应的工程设计文档网盘链接，你保存下载，作为培训的核心资料；
2、你根据自己的实际情况安装好对应的开发环境，然后对着设计文档进行浅层次的学习；
3、遇到不懂的随时问我，包括代码、职业规划、就业咨询、人生规划、战略规划等等；
4、每周末进行一次腾讯会议，我会检查你的学习情况和面对面沟通交流；
5、你可以移植代码到你自己的FPGA开发板上跑，如果你没有板子，你根据你自己的需求修改代码后，编译工程，把bit发我，我帮你下载到我的板子上验证；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网以及其他开源免费获取渠道等等)，若大佬们觉得有所冒犯，请私信批评教育；部分模块源码转载自上述网络，版权归原作者所有，如有侵权请联系我们删除；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

国产高云FPGA相关方案推荐

鉴于国产高云FPGA的优异表现和市场需求，我专门开设了一个人国产高云FPGA专栏，里面收录了基于国产高云FPGA的图像处理、UDP网络通信、GT高速接口、PCIE等博客，感兴趣的可以去看看，博客地址：点击直接前往

国产高云FPGA基础教程

高云FPGA开发软件Gowin的下载、安装、Licence共享，工程搭建、代码添加、综合、编译、下载、各种IP的调用、配置、使用等基础操作，是做高云FPGA开发的基本功，当然，如果你已是有经验的工程师，则可以省略这一步，为此，我专门开设了专栏，详细讲述国产高云FPGA基础教程，甚至可以说是保姆级的教程，专栏地址如下：
点击直接前往

我这里已有的FPGA图像缩放方案推荐

我的主页目前有FPGA图像缩放专栏，改专栏收录了我目前手里已有的FPGA图像缩放方案，从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放；从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接；从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等；以下是专栏地址：点击直接前往

本方案在Xilinx Kintex7系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在高云系列FPGA上的应用，想要直接应用于Xilinx Kintex7系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
点击直接前往

本方案在Xilinx Artix7系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在高云系列FPGA上的应用，想要直接应用于Xilinx Artix7系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
点击直接前往

本方案在Xilinx Zynq7000系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在高云系列FPGA上的应用，想要直接应用于Xilinx Zynq7000系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
点击直接前往

本方案在国产紫光同创系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在高云系列FPGA上的应用，想要直接应用于紫光同创系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
点击直接前往

3、设计思路框架

本文使用国产高云GW2A-LV18PG484C7/I6型号的FPGA做纯verilog实现视频图像缩放，视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用廉价的OV5640摄像头；如果你手里没有OV5640摄像头或者FPGA开发板没有摄像头输入接口，则可使用代码内部生成的动态彩条模拟摄像头视频，视频源的选择通过代码顶层的`define宏定义进行选择，上电默认选择OV5640摄像头作为输入源；FPGA首先使用纯verilog实现的i2c控制器配置ov5640摄像头，将其分辨率配置为640x480@60Hz，同时生成用纯verilog实现动态彩条，其分辨率为640x480@60Hz；FPGA采集到输入视频后，首先将图像送入缓冲FIFO中做跨时钟域处理，即用输出1280x720@60Hz的屏幕背景分辨率作为读FIFO的时钟，这样可以确保在各种分辨率的图像缩放操作中，送入图像缩放模块的时钟时钟是够大的，也是带宽满足的一种操作；随后将视频送入纯verilog实现的图像缩放模块做图像缩放操作，该模块很简单，只需给出输入分辨率和输出分辨率即可，不需要去管缩放比例之类的问题，一般而言，输入分辨率是不变的，只需要改变输出分辨率即可；缩放后的视频，其原有的时序已经被完全打乱，所以需要调用高云官方的Video Frame Buffer IP核将视频送到外接DDR3中做三帧缓存；调用高云官方的DDR3 Memory Interface IP核实现图像数据到DDR3颗粒的搬运工作，类似于Xilinx的MIG；然后读出视频送VGA输出时序同步像素数据，VGA输出分辨率为1280x720@60Hz；缩放后的视频相当于叠加显示在1280x720的背景之上；最后调用高云官方的DVI TX IP核实现RGB视频到HDMI视频的转换，输出显示器显示；

设计框图

本博客提供3套vivado工程源码，设计框图如下：
在这里插入图片描述

视频源选择

视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用廉价的OV5640摄像头；如果你手里没有OV5640摄像头或者FPGA开发板没有摄像头输入接口，则可使用代码内部生成的动态彩条模拟摄像头视频，视频源的选择通过代码顶层的`define宏定义进行选择，上电默认选择OV5640摄像头作为输入源；视频源选择如下：
在这里插入图片描述
视频源选择逻辑代码部分如下：
在这里插入图片描述
选择逻辑如下：
当(注释) define COLOR_TEST时，输入源视频是ov5640摄像头；
当(不注释) define COLOR_TEST时，输入源视频是动态彩条；

OV5640摄像头配置及采集

OV5640摄像头需要i2c配置才能使用，需要将DVP接口的视频数据采集为RGB565或者RGB888格式的视频数据，这两部分均用verilog代码模块实现，代码位置如下：
在这里插入图片描述
其中摄像头配置为分辨率1280x720，如下：
在这里插入图片描述
ov5640配置为分辨率640x480；配置和采集模块顶层参数如下：

helai_ov5640_rx #(
	parameter RGB_TYPE    = 1'b0 ,	// 0-->输出RGB565  1-->输出RGB888
	parameter SENSOR_ADDR = 8'h78,	// ov5640 i2c 从机地址
	parameter DISPAY_H    = 1280 ,	// ov5640 输出视频宽度	
	parameter DISPAY_V    = 720  	// ov5640 输出视频高度
)(
	input         clk          ,	// 输入时钟	
	input         rst_n        ,	// 输入低电平复位
	input  [15:0] clk_div_cnt  ,	// 输入 i2c 位时钟分频系数 clk_div_cnt=clk/(5*i2c_scl)-1	  
	inout         cam_scl      ,    //cmos i2c clock
	inout         cam_sda      ,    //cmos i2c data
	input         cam_vsync    ,    //cmos vsync
	input         cam_href     ,    //cmos hsync refrence,data valid
	input         cam_iclk     ,    //cmos pxiel clock	
	input         cam_pclk     ,    //cmos pxiel clock
    output        cam_xclk     ,    //cmos externl clock 
	input   [7:0] cam_data     ,    //cmos data
	output        cam_rst_n    ,    //cmos reset 
	output        cam_pwdn     ,    //cmos power down
	output        o_ov5640_hs  , 	
	output        o_ov5640_vs  ,   
	output        o_ov5640_de  ,  
    output [23:0] o_ov5640_data	
);

动态彩条

如果你的手里没有ov5640，或者你得开发板没有ov5640接口，则可使用代码内部生成的动态彩条模拟摄像头视频；视频源的选择通过代码顶层的define宏定义进行，动态彩条可配置为不同分辨率的视频，视频的边框宽度，动态移动方块的大小，移动速度等都可以参数化配置，我这里配置为辨率640x480，动态彩条模块代码位置和顶层接口和例化如下：
在这里插入图片描述
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图像缩放模块详解

图像缩放模块功能框图如下，由跨时钟FIFO、插值+RAM阵列构成，跨时钟FIFO的目的是解决跨时钟域的问题，比如从低分辨率视频放大到高分辨率视频时，像素时钟必然需要变大，这是就需要异步FIFO了，插值算法和RAM阵列具体负责图像缩放算法层面的实现；
在这里插入图片描述
插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现，设计架构如下：
在这里插入图片描述
图像缩放模块代码架构如下：模块的例化请参考工程源码的顶层代码；
在这里插入图片描述
图像缩放模块FIFO的选择可以调用工程对应的高云自带的FIFO IP核，也可以使用纯verilog实现的FIFO，可通过接口参数选择，图像缩放模块顶层接口如下：

module helai_video_scale #(
	//---------------------------Parameters----------------------------------------
	parameter FIFO_TYPE          =	"gowin_2a",		// "gowin_2a" for gowin_2a-fifo ; "verilog" for verilog-fifo
	parameter DATA_WIDTH         =	8       ,		//Width of input/output data
	parameter CHANNELS           =	1       ,		//Number of channels of DATA_WIDTH, for color images
	parameter INPUT_X_RES_WIDTH  =	11      		//Widths of input/output resolution control signals	
)(
	input                            i_reset_n         ,    // 输入--低电平复位信号
	input  [INPUT_X_RES_WIDTH-1:0]   i_src_video_width ,	// 输入视频--即缩放前视频的宽度
	input  [INPUT_X_RES_WIDTH-1:0]   i_src_video_height,	// 输入视频--即缩放前视频的高度
	input  [INPUT_X_RES_WIDTH-1:0]   i_des_video_width ,	// 输出视频--即缩后前视频的宽度
	input  [INPUT_X_RES_WIDTH-1:0]   i_des_video_height,	// 输出视频--即缩后前视频的高度
	input                            i_src_video_pclk  ,	// 输入视频--即缩前视频的像素时钟
	input                            i_src_video_vs    ,	// 输入视频--即缩前视频的场同步信号,必须为高电平有效
	input                            i_src_video_de    ,	// 输入视频--即缩前视频的数据有效信号,必须为高电平有效
	input  [DATA_WIDTH*CHANNELS-1:0] i_src_video_pixel ,	// 输入视频--即缩前视频的像素数据
	input                            i_des_video_pclk  ,	// 输出视频--即缩后视频的像素时钟,一般为写入DDR缓存的时钟
	output                           o_des_video_vs    ,	// 输出视频--即缩后视频的场同步信号,高电平有效
	output                           o_des_video_de    ,	// 输出视频--即缩后视频的数据有效信号,高电平有效
	output [DATA_WIDTH*CHANNELS-1:0] o_des_video_pixel 		// 输出视频--即缩后视频的像素数据
);

FIFO_TYPE选择原则如下：
1：总体原则，选择"gowin_2a"好处大于选择"verilog"；
2：当你的FPGA逻辑资源不足时，请选"gowin_2a"；
3：当你图像缩放的视频分辨率较大时，请选"gowin_2a"；
4：当你的FPGA没有FIFO IP或者FIFO IP快用完了，请选"gowin_2a"；
5：当你向自学一下异步FIFO时，，请选"verilog"；
6：不同FPGA型号对应的工程FIFO_TYPE参数不一样，但选择原则一样，具体参考代码；

2种插值算法的整合与选择
本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法；
具体选择参数如下：

input  wire i_scaler_type //0-->bilinear;1-->neighbor

通过输入i_scaler_type 的值即可选择；

输入0选择双线性插值算法；
输入1选择邻域插值算法；

代码里的配置如下：
在这里插入图片描述

图像缩放模块使用

图像缩放模块使用非常简单，顶层代码里设置了四个参数，如下：
在这里插入图片描述
上图视频通过图像缩放模块但不进行缩放操作，旨在掌握图像缩放模块的用法；如果需要将图像放大到720P，则修改为如下：
在这里插入图片描述
当然，需要修改的不仅仅这一个地方，FDMA的配置也需要相应修改，详情请参考代码，但我想要证明的是，图像缩放模块使用非常简单，你都不需要知道它内部具体怎么实现的，上手就能用；

Video Frame Buffer 图像缓存

这是图像缓存的核心部分；调用高云官方的Video Frame Buffer IP核将视频送到外接DDR3中做三帧缓存；该部分是图像采集显示系统的重点核难点，如果是其他FPGA，则需要写一大堆代码才能实现，还要调试，花费时间和精力很多，但高云FPGA则轻松实现了改功能，因为人家直接做成了IP，即Video Frame Buffer；这里简单介绍一下该IP，因为高云有详细的中文手册说明该IP的使用，手册我也放在了资料包里；
我对该IP的配置只适用于我的设计，如果你要修改IP的配置的话，可以按照如下方式修改，然后重新生成IP：
在这里插入图片描述
Video Frame Buffer IP配置如下：
在这里插入图片描述
关于Video Frame Buffer IP的更多详细讲解，请参考我的专栏：高云FPGA开发基础教程，专栏地址如下：
点击直接前往

DDR3 Memory Interface

这是图像缓存的核心部分；调用高云官方的DDR3 Memory Interface IP核实现图像数据到DDR3颗粒的搬运工作，类似于Xilinx的MIG；DDR3 Memory Interface IP配置如下：
在这里插入图片描述
关于DDR3 Memory Interface IP的更多详细讲解，请参考我的专栏：高云FPGA开发基础教程，专栏地址如下：
点击直接前往

VGA时序和HDMI输出

HDMI输出包括VGA时序和HDMI编码模块，VGA时序在高云GW2A-LV18PG484C7/I6型号的FPGA上只能做到720P，因为此FPGA可能太低端了，无法输出742.5M的串行时钟，当然，你用HDMI编码芯片是可以实现1080P的，所以这里只能做到720P的输出分辨率；HDMI编码模块调高云的IP，代码结构如下：
在这里插入图片描述

工程源码架构

国产高云系列FPGA工程源码架构具有高度相似性，以工程15为例截图如下：
设计文件列表如下：
在这里插入图片描述
代码层次架构如下：
在这里插入图片描述

4、vivado和matlab联合仿真

需要注意的是，方针的目的是为了验证，这一步我已经替你们做完了，所以读者不再需要单独仿真，如果读者是在需要自己仿真玩玩儿，需要自己写仿真代码；vivado和matlab联合仿真详细步骤如下：
第一步：网上下载一张1280X720的图片，并用matlab将图片转换为RGB格式的txt文档；
第二步：在vivado下设计tstbench，将RGB格式的txt文档作为视频输入源给到图像缩放模块，并将缩放后的图像数据写入输出txt文档；
第二步：用matlab将输出txt文档转换为图片，并于原图一并输出显示以做比较；
根据以上方法得到以下仿真结果：
双线性插值算法原图1280X720缩小到800x600如下：
在这里插入图片描述
邻域插值算法原图1280X720缩小到800x600如下：
在这里插入图片描述
双线性插值算法原图1280X720放大到1920x1080如下：
在这里插入图片描述
邻域插值算法原图1280X720放大到1920x1080如下：
在这里插入图片描述

5、工程代码15详解：掌握图像缩放模块用法

开发板FPGA型号：国产高云–GW2A-LV18PG484C7/I6；
开发环境：Gowin-V1.9
输入：OV5640摄像头或动态彩条，分辨率640x480；
输出：HDMI，720P分辨率下的640x480有效区域显示；
输入输出缩放方案：输入640x480–>输出640x480；
工程作用：掌握图像缩放模块的用法，为后面的缩小和放大等操作打好基础；
工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容；
工程的资源消耗和功耗如下：该工程使用的是高云fifo方案：
在这里插入图片描述
我发布的工程均已编译通过，如下：
在这里插入图片描述

6、工程代码16详解：掌握图像缩小操作

开发板FPGA型号：国产高云–GW2A-LV18PG484C7/I6；
开发环境：Gowin-V1.9
输入：OV5640摄像头或动态彩条，分辨率640x480；
输出：HDMI，720P分辨率下的300x300有效区域显示；
输入输出缩放方案：输入640x480–>输出300x300；
工程作用：掌握图像缩放模块缩小操作的用法，以便能够移植和设计自己的项目；
工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容；
工程的资源消耗和功耗如下：该工程使用的是高云fifo方案：
在这里插入图片描述
我发布的工程均已编译通过，如下：
在这里插入图片描述

7、工程代码17详解：掌握图像放大操作

开发板FPGA型号：国产高云–GW2A-LV18PG484C7/I6；
开发环境：Gowin-V1.9
输入：OV5640摄像头或动态彩条，分辨率640x480；
输出：HDMI，720P分辨率下的1280x720有效区域显示；
输入输出缩放方案：输入640x480–>输出1280x720；
工程作用：掌握图像缩放模块放大操作的用法，以便能够移植和设计自己的项目；
工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容；
工程的资源消耗和功耗如下：该工程使用的是高云fifo方案：
在这里插入图片描述
我发布的工程均已编译通过，如下：
在这里插入图片描述

8、上板调试验证并演示

准备工作

你需要有以下装备才能移植并测试该工程代码：
1：FPGA开发板；
2：OV5640摄像头，如果没有也可以，就选择动态彩条；
3：HDMI传输线；
4：HDMI显示，要求分辨率支持1280x720；
连接如下：
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静态演示

工程源码15：输入分辨率640x480；输出分辨率640x480；不做缩放操作；输出如下：
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工程源码16：输入分辨率640x480；输出分辨率300x300；做缩小操作；
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工程源码17：输入分辨率640x480；输出分辨率1280x720；做放大操作；
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9、福利：工程源码获取

福利：工程代码的获取
代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：私，或者文章末尾的V名片。
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此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：
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9527华安
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专栏目录
基于高云FPGA开发板的多功能数字时钟
m0_73757052的博客
01-16 1521
本作品是一款基于FPGA开发设计的多功能数字时钟，在结合利用高云开发板的相关硬件资源的情况下，设计了这样的一款多功能数字时钟。该数字时钟具备有以下的相关功能： 1、具有基本走时功能，时间范围是00:00:00~23:59:59。 2、具有暂停计时和清零功能。 3、具有调节时间功能。 4、闹钟功能，定时时间可调，可以发出提示信号。 5、秒表功能，具有清0和暂停。
图像缩放算法的研究与FPGA设计
02-17
图像缩放内核是scaler的核心部分，它是scaler中的主要运算单元，完成图 像缩放的基本功能，它所采用的核心算法以及所使用的结构设计决定着缩放性能的优劣，也是控制芯片成本的关键。因此，本文从缩放内核的结构入手，对scaler的总体结构进行了设计；通过对图像缩放中常用算法的深入研究提出了一种新的优化算法——矩形窗缩放算法，并对其计算进行分析和简化，降低了计算的复杂 度。FPGA设计中，采用列缩放与行缩放分开处理的结构，使用双口RAM作为两次缩放间的数据缓冲区。使用这种结构的优势在于：行列缩放可以同时进行， 数据处理的可靠性高、速度快：内核结构简单明了，数据缓冲区大小合适，便于 设计。此外，本文还介绍了其他辅助模块的设计，包括DVI接口信号处理模块、 缩放参数计算与控制模块以及输出信号检测与时序滤波模块。
FPGA读写OV5640摄像头显示例程 Verilog逻辑源码Quartus工程文件+文档说明.zip
08-05
FPGA读写OV5640摄像头显示例程 Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 本实验将采用 500 万像素的 OV5640 摄像头模组(模块型号：AN5640)为大家显示更高分辨率 的视频画面。OV5640 摄像头模组最大支持 QSXGA (2592x1944)的拍照功能，支持 1080P、720P、 VGA、QVGA 视频图像输出。本实验将 OV5640 配置为 RGB565 输出，先将视频数据写入外部存储 器，再从外部存储器读取送到 VGA、LCD 等显示模块。 module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data ); parameter
学习笔记03：高云FPGA学习
最新发布
m0_49569653的博客
03-30 644
②进行仿真配置过程如下图，在进行仿真配置（鼠标右键--Add to Project--Simulation Configuration ）的过程中有2个点是容易忘记的，在此提醒。以型号为“GW5A-EV25MG196SC2/I1”的高云FPGA情况为例，该型号高云FPGA具有逻辑单元-查找表（LUT4）23040个，逻辑单元-寄存器（REG）23040个，BSRAM为1008Kb。是构成高云半导体 FPGA 产品内核的基本单元，如图2-2所示，每个基本单元可由。高云FPGA的组成如图2-1所示，由。
Fpga开发笔记（二）：高云FPGA发开发软件Gowin和高云fpga基本开发过程
长沙创微智能科技官方博客
01-16 5778
本篇安装高云的开发软件Gowin，并且描述了一个基于高云fpga的程序的开发环境和完整的下载运行过程。
【FPGA】高云FPGA之科学的FPGA开发流程
凉开水白菜的博客
12-26 3437
项目需要做什么，了解系统的功能，如果是大型的项目还会划分模块二选一多路器，两个输入IO（a,b）可以是高电平可以是低电平,一个sel选择信号当sel为0时候输出按键1的状态当sel为1时候输出按键2的状态。
FPGA图像算法.任意比缩放
weixin_42087978的博客
08-28 689
FPGA图像算法.任意比缩放
【FPGA】双线性差值实现图像缩放，使用modelsim和matlab仿真验真
li_lys的博客
11-10 2227
双线性插值，又称为双线性内插。在数学上，双线性插值是有两个变量的插值函数的线性插值扩展，其核心思想是在两个方向分别进行一次线性插值。双线性插值作为数值分析中的一种插值算法，广泛应用在信号处理，数字图像和视频处理等方面。当对相邻四个像素点采用双线性插值时，所得表面在邻域处是吻合的，但斜率不吻合。并且双线性灰度插值的平滑作用可能使得图像的细节产生退化，这种现象在进行图像放大时尤其明显。
FPGA纯verilog实现视频字符叠加，HDMI图像集叠加时钟显示，提供vivado工程源码
01-18
3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发 能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的寄存器； 2、图像三帧缓存，三帧缓存到...
Xilinx FPGA工程例子源码 VERILOG设计源码学习资料合集 (78个).zip
12-10
Xilinx FPGA工程例子源码 VERILOG设计源码78个合集： 1024点FFT快速傅立叶变换.zip AD7266的Verilog驱动程序.zip BOOTLOADER (基于Platform Flash).rar ChipScope使用示例.zip DDR SDRAM控制器verilog代码.zip DDR ...
FPGA纯verilog手写HDMI发送IP 提供源码和技术支持
03-02
3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发 能学到什么？ 1、FPGA纯verilog实现HDMI发送模块； 2、TDMS编码逻辑； 3、Xilinx原语OSERDESE的使用； 4、自定义IP封装
FPGA纯verilog代码实现串口协议帧解析，提供vivado工程源码及仿真
01-18
3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发 能学到什么？ 1、了解串口协议原理； 2、纯verilog实现串口收发； 3、了解串口协议帧的组成和一般真实项目的串口协议帧； 4、纯verilog...
fpga图像显示、缩放、移动、旋转.zip
01-18
整个工程文件是基于quartus的。可以直接在fpga开发板上跑，本人用的是DE2-115，修改分配引脚后可用于其他fpga开发板
基于FPGA的边缘自适应图像缩放算法 (2013年)
05-26
为能够在现场可编程门阵列(FPGA)硬件平台上实现高速高质的图像缩放，提出一种基于FPGA的边缘自适应图像缩放算法。在非边缘区域采用双线性插值算法，在边缘区域使用具有方向性的改进三次插值算法，设计算法的硬件结构和运算逻辑结构，并用Verilog语言进行描述，给出目标代码。实验结果表明，该算法可以获得边缘清晰的缩放图像，且算法的复杂度低，放大2.5倍后图像的峰值信噪比为40.76 dB。
MIPI j接口的海思代码
01-21
mipi代码，支持bt1120协议，YUV422协议
FPGA设计三人表决器数码管显示实验Verilog源码Quartus工程文件.zip
03-31
FPGA设计三人表决器数码管显示实验Verilog源码Quartus工程文件,三人表决器实验，用外设实现三人表决器，按下按键与其对应的LED将会点亮，数码管同时显示总的投票数. module A4_Vote4 ( //输入端口 KEY1,KEY...
Fpga开发笔记（一）：高云FPGA芯片介绍，入手开发板套件、核心板和底板介绍
长沙创微智能科技官方博客
01-12 3531
FPGA作为一种逻辑芯片，硬件架构独特，具有并行性、低延时性和灵活性等特性，应用领域广泛。FPGA市场主要玩家是英特尔、AMD、莱迪思、Microchip、Achronix等；国内厂商包括复旦微电、紫光国微、安路科技、东土科技、高云半导体、京微齐力、京微雅格、智多晶、遨格芯等。本篇主要介绍高云FPGA芯片和入手开发板详细介绍。高云半导体Arora Ⅴ系列FPGA产品是高云半导体晨熙®家族第五代产品。基于22nm先进工艺的可编辑逻辑器件。
零基础学FPGA（二）：FPGA生产厂家及产品（呕心沥血，小白如何选择板卡）
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千歌叹尽执夏的博客
02-07 1万+
前言：作为一名刚入门的小白，该如何选择一块FPGA板卡呢？本期文章就从各大厂商及其产品，为大家讲解一些FPGA板卡的特点。因为本人能力有限，很高兴邀请到了我的“好姐妹”——俩零同学跟我一起合作完成这期文章。
FPGA HLS图像缩放Video Mixer视频拼接，提供3套工程源码和技术支持
qq_41667729的博客
10-29 2893
FPGA双线性插值图像缩放详细讲解，上板验证稳定通过，提供3套工程源码和技术支持 此功能模块使用HLS实现，并已封装导出IP，可在工程中添加并使用，可提供HLS工程源码； 若是用verilog实现双线性插值图像缩放，是一项及其复杂的事情，且不能做到任意比例，网上也有源码，不信你可以去下载并验证，肯定做不到任意比例缩放；这样一来，HLS则成为了更好的选项，偷偷告诉你，HLS几行代码就搞定了；
FPGA纯verilog代码实现图像缩放
08-26
你可以使用纯Verilog代码实现FPGA上的图像缩放。下面是一个简单的示例，展示了如何使用双线性插值算法进行图像缩放： ```verilog module image_scale ( input wire clk, input wire rst, input wire [7:0] in_width, input wire [7:0] in_height, input wire [7:0] out_width, input wire [7:0] out_height, input wire [15:0] in_image [0:1023][0:767], output wire [15:0] out_image [0:511][0:383] ); // 计算水平和垂直比例因子 reg [15:0] scale_x; reg [15:0] scale_y; always @(in_width, out_width) begin scale_x = (in_width << 16) / (out_width + 1); end always @(in_height, out_height) begin scale_y = (in_height << 16) / (out_height + 1); end // 缩放图像 always @(posedge clk or posedge rst) begin if (rst) begin // 复位状态 // ... end else begin // 缩放计算 // ... end end endmodule ``` 在上面的示例中，`in_width`和`in_height`表示输入图像的宽度和高度，`out_width`和`out_height`表示期望的输出图像的宽度和高度。`in_image`是一个二维数组，用于存储输入图像的像素值。`out_image`也是一个二维数组，用于存储输出图像的像素值。 你需要在`always @(posedge clk or posedge rst)`块中实现图像缩放的逻辑。你可以使用双线性插值算法来计算输出图像的每个像素值。具体的实现方法超出了本文的范围，但你可以参考相关资料来了解如何在Verilog中实现双线性插值算法。 请注意，上述代码仅提供了一个基本的框架，你需要根据实际需求进行适当的修改和完善。同时，你还需要根据你使用的开发板和FPGA器件进行相应的时钟和复位处理。

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