仲裁器设计——Verilog源码

在路上-正出发

已于 2023-02-11 19:23:35 修改

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分类专栏： FPGA-Verilog技术专栏 Verilog 编程题刷题文章标签： verilog ASIC FPGA 固定优先级仲裁轮询仲裁

于 2023-02-11 18:25:44 首次发布

From Xu_Y_B

本文链接：https://blog.csdn.net/qq_43045275/article/details/128984830

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引言

本文就固定优先级仲裁器和轮询调度仲裁器作简单阐述并实现。给出设计、测试源码。

仲裁请求个数以 4 为例进行说明。

固定优先级仲裁

不论何时，不论何种情况，仲裁的优先级总是 1号 > 2号 > 3号 > 4号。这个在FPGA里用 Verilog是比较容易实现的。

设计源码

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// | 功能：固定优先级仲裁器
// | 作者：Xu Y. B.
// | 时间：2023-02-11
// | 注意：支持4个仲裁请求 
// |       优先级：1 > 2 > 3 > 4
// ===================