【HDLBits刷题】Exams/m2014 q4b.

Implement the following circuit:

AR 代表 asynchronous reset，所以这是一个带有异步复位的 D 触发器，我们在先前的题目中讨论过异步复位的问题。

图中的三角形代表时钟，不再用 CLK 标出。

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);
    always @(posedge clk or posedge ar)begin
        if(ar)
            q <= 0;
        else
            q <= d;
    end
endmodule

 之前讲过当时序逻辑电路的敏感事件表里除了clk还有其他信号且always过程语句中有if的时候，需要在if语句中说明ar信号，并且需要和posedge上升沿相对应。