高速串行总线的IBIS-AMI建模详解

IBIS 模型

IBIS模型出现之前，系统仿真使用的模型主要是Spice模型，SPICE (Simulation Program with IntegratedCircuit Emphasis) 是一种通用的电路模拟语言，其对应的网表文件可以作为用于描述器件内部实际电气连接的器件模型。SPICE模型包含详细的晶体管结构和具体的工艺技术，因此模型精度很高，但与此同时，由于其包含有过多有价值的信息，多数芯片厂商往往不会提供SPICE模型给客户。另外，SPICE模型是电路级仿真，其仿真时间与电路复杂度直接相关，在芯片集成度越来越高、电路越来越复杂的今天，SPICE模型仿真往往计算量巨大、需要耗费大量时间，只适用于电路级的设计者使用。

为了解决这些问题， IBIS模型应运而生了 

IBIS (I/O Buffer Information Specification) 是一个公开的且已经成为行业标准的数字电路输入输出建模规范。它是基于I/V、V/T曲线的用于描述芯片I/OBuffer行为级特性的模型，能够反映芯片驱动和接收的电气特性。芯片厂商很容易便可以在不透露知识产权的同时提供给客户IBIS模型，以便在IBIS兼容仿真器（如ADS）中使用。并且与等效电路SPICE模型相比，IBIS的仿真速度要快的多。

为了建立统一的IBIS 模型，EDA厂商、IC供应商和最终用户成立了一个IBIS格式制定委员会，以推出并不断修订IBIS模型规范。

IBIS 模型虽然强大，但是也不能解决数字电路仿真中出现的所有问题。高速串行总线在使用过程中经常会出现一类问题：由于链路较长或者由于频率较高，而造成信号衰减过大，从而导致在接收端无法正确判别信号，所以这类S