FPGA设计优化（1.8）

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已于 2024-03-09 20:19:49 修改

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分类专栏： FPGA技术汇总分享3 文章标签： fpga开发创建输出时钟优化组合逻辑组合逻辑资源译码器与编码器译码器代码风格硬件工程

于 2024-02-08 23:33:30 首次发布

本文链接：https://blog.csdn.net/qq_43416206/article/details/136082869

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本文介绍了FPGA设计中的时钟规划，包括时钟个数、频率、相位关系和外部时钟管理。强调了时钟数量越少越好的原则，以及如何使用MMCM/PLL生成和管理时钟。接着讨论了优化组合逻辑，特别是避免使用门控时钟和局部时钟，以及如何利用译码器和编码器。内容涵盖了FPGA的资源利用和综合技巧。

摘要由CSDN通过智能技术生成

2.5 时钟规划

        时钟规划在设计初期就要完成，与芯片选型紧密相关。时钟规划要解决以下几个问题。
        • 设计中需要的时钟个数。
        • 每个时钟的频率。
        • 时钟之间的相位关系。
        • 外部时钟的管脚位置与电平标准。
        尽管目前 Xilinx 主流的 FPGA 芯片中都有多个 MMCM/PLL ，每个MMCM/PLL都可以生成多个时钟，同时有很多全局时钟缓冲器可供使用，但是时钟个数越少越好仍然是一个黄金准则。这对于降低设计复杂度和减少跨时钟域路径是很有帮助的。
        有些时钟伴随着相应的硬核，一旦硬核指标和位置确定，相应的时钟频率和位置也就确定了，如高速收发器的参考时钟。因此，确定硬核的位置就显得尤为重要。通常硬核的位置与系统数据流是息息相关的。例如，某设计中要用到三类硬核CMAC、PCIe和Interlaken。其中，CMAC和PCIe之间有数据交互，Interlaken和CMAC之间有数据交互。根据硬核在芯片中的位置可形成三种方案，如图2-80所示：方案1走线很长，同时存在数据流冲突；方案3走线最短且不存在数据流冲
突；方案2没有数据流冲突，走线长度介于方案1和方案3之间。