2.5 时钟规划
时钟规划在设计初期就要完成,与芯片选型紧密相关。时钟规划要解决以下几个问题。
• 设计中需要的时钟个数。
• 每个时钟的频率。
• 时钟之间的相位关系。
• 外部时钟的管脚位置与电平标准。
尽 管 目 前 Xilinx 主 流 的 FPGA 芯 片 中 都 有 多 个 MMCM/PLL , 每 个MMCM/PLL都可以生成多个时钟,同时有很多全局时钟缓冲器可供使用,但是时钟个数越少越好仍然是一个黄金准则。这对于降低设计复杂度和减少跨时钟域路径是很有帮助的。
有些时钟伴随着相应的硬核,一旦硬核指标和位置确定,相应的时钟频率和位置也就确定了,如高速收发器的参考时钟。因此,确定硬核的位置就显得尤为重要。通常硬核的位置与系统数据流是息息相关的。例如,某设计中要用到三类硬核CMAC、PCIe和Interlaken。其中,CMAC和PCIe之间有数据交互,Interlaken和CMAC之间有数据交互。根据硬核在芯片中的位置可形成三种方案,如图2-80所示:方案1走线很长,同时存在数据流冲突;方案3走线最短且不存在数据流冲
突;方案2没有数据流冲突,走线长度介于方案1和方案3之间。