FPGA设计优化（3.5）

第8章 优化状态机

8.1 基本概念

        组合逻辑的输出仅取决于当前输入值，而时序逻辑的输出不仅与当前输入值有关，还与之前的存储信息有关。这些存储信息位于存储单元，即触发器内。换言之，触发器是构成时序逻辑电路不可或缺的元素。存储在触发器内的信息可以被视为系统的一个状态，如果系统会在有限个状态之间转移，那么我们就可以用有限状态机（Finite StateMachine，FSM，以下简称状态机）来设计这个系统。
        状态机的本质是对具有逻辑顺序或时序规律的事件的一种描述方式。这意味着凡是具有逻辑顺序或时序规律的系统都适合采用状态机的方式实现，这也意味着这个系统将会在不同的状态之间转移，这就涉及状态机的三个基本要素：状态、输出和输入。状态也叫状态变量。在逻辑设计中，使用状态划分逻辑顺序或时序规律。输出是指在某种状态时特定发生的事件。输入是指状态机进入每种状态的条件，有的状态机没有输入条件，其中，状态转移较为简单，有的状态机有输入条件，当某个输入条件存在时，才能转移到相应的状态。
        这三个要素共同构成了状态机的两大功能：第一个功能是根据外部变化实现状态转移；第二个功能是根据特定状态和输入数值来驱动输出 。 针 对 第 一 个 功 能 ， 我 们 把 状 态 机 的 状 态 分 为 现 态 （ CurrentState，CSÿ