SRAM 学习（1）

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已于 2023-06-21 16:32:01 修改

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文章标签：学习硬件工程硬件架构

于 2023-06-21 15:08:49 首次发布

本文链接：https://blog.csdn.net/qq_50761108/article/details/131328196

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文章探讨了深度神经网络计算需求与冯诺依曼架构的瓶颈，引出存算一体（CIM）的概念。CIM利用SRAM阵列进行计算，支持布尔运算和乘加运算，关注运算精度、算力和能耗效率。SRAM的读写操作与驱动能力（如扇出）是关键，其中NMOS通常比PMOS具有更好的驱动能力和响应速度。

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SRAM 学习仿真

明确需要，CIM（Computing In Memory）需要什么样子的SRAM（*先阅读相关材料，然后再决定自己的SRAM需要做到什么性能才比较好。）

深度神经网络和冯诺依曼架构中的瓶颈

深度神经网络需要大量的乘加计算（MAC）。这就意味着大量的数据的搬移和读写，冯诺依曼结构不方便完成，因为在这种传统的结构中，在进行MAC计算前，需要先从储存器中读取大量的输入和权重数据，然后在送到对应的process element（PE）中进行计算，得到的中间值还需要用储存器和中间计算器储存起来做后续的计算，。在这种设计中吗，储存器进行读写所需要消耗的能量远大于计算单元进行计算的能量。
存算一体架构和存内计算电路

在这里插入图片描述
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存储模式：

一次只有一条WL被开启，从而对于SRAM单元进行一般的写入和读取的操作。就是和之前学习的SRAM的cell是一样的。
计算模式：

在这种模式中，多组输入数据会经由多条WL（或者BL）送到SRAM阵列，与之对应的多组SRAM单元会被开启，开启的每个SRAM单元会执行乘法的操作。通过BL的连接，可以在BL上得到乘加的加过，经由跟BL对应的模数量化电路就可以得到相应的计算结果。
两个重要指标：

1.所支持的运算类型和运算精度。其中主要包括的运算类型包括：布尔计算，单比特乘加，以及多比特乘加；

2.算力 [Throughput]（即每秒所能执行的运算次数）；

3.能耗效率 [Energy Efficiency]（即单位时间内所能进行的计算次数跟功耗的比值。
SRAM的基本的read and write和概念

这一部分可以参考另一篇的介绍。其中有一个概念是驱动能力。

这也是在下面的文章中所说 ,

在执行写操作的过程中，Q的值会由PUL和PGL相互之间的强弱决定，而QB的值则有PGR和PDR相互之间的强弱而决定。一般地，由于PMOS的驱动能力比NMOS弱，因我是此节点Q所存储的值容易从逻辑1反转为逻辑0。

在这里的驱动能力一般用“扇出”表示，意思就是单个逻辑门能够驱动（后面级联）的数字信号输入的最大个数。例如一个CMOS反相器（后面简称inv）的输出端最多能给其他5个逻辑门提供输入而没有失真，那么它的扇出就是5。

具体可以看为什么集成电路中反相器可以增大驱动能力。

相关的还有一个问题可以看这里：[为什么NMOS比PMOS性能高]((2 封私信 / 81 条消息) 为什么NMOS比PMOS性能高? - 知乎 (zhihu.com))。

MOS的载流子只有一种，电子或者空穴。在偏压下会形成反型层作为导电沟道，即载流子的迁移路径。NMOS是N型沟道，载流子是电子，PMOS是P型沟道，载流子是空穴。

管子的功能发挥或者特性研究，主要是研究载流子的迁移。一般而言，电子迁移速率是空穴迁移速率的五到十倍，根据材料和结构已经外特性的不同，这个倍数甚至更高。

而载流子的迁移速率又直接影响到器件特性，所以，NMOS结构比PMOS结构的响应更好，更直接的，响应速度更快。