HDLBits刷题_Verilog Language_Vector1

最新推荐文章于 2023-02-15 20:51:55 发布

温故而知新2020

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分类专栏： HDLBits 文章标签： fpga verilog

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学习内容：
Vector1

A Bit of Practice
Build a combinational circuit that splits an input half-word (16 bits, [15:0] ) into lower [7:0] and upper [15:8] bytes.

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );
    assign out_hi = in[15:8];
    assign out_lo = in[7:0];
endmodule